Les substrats Silicium-sur-Isolant (SOI) représentent la meilleure solution pour obtenir des dispositifs microélectroniques ayant de hautes performances. Des méthodes de caractérisation électrique sont nécessaires pour contrôler la qualité SOI avant la réalisation complète de transistors. La configuration classique utilisée pour les mesures du SOI est le pseudo-MOFSET. Dans cette thèse, nous nous concentrons sur l'amélioration des techniques autour du Ψ-MOFSET, pour la caractérisation des plaques SOI et III-V. Le protocole expérimental de mesures statiques ID-VG a été amélioré par l'utilisation d'un contact par le vide en face arrière, permettant ainsi d'augmenter la stabilité des mesures. De plus, il a été prouvé que ce contact est essentiel pour obtenir des valeurs correctes de capacité avec les méthodes split-CV et quasi-statique. L'extraction des valeurs de Dit avec split-CV a été explorée, et un model physique nous a permis de démontrer que ceci n'est pas possible pour des échantillons SOI typiquement utilisés, à cause de la constante de temps reliée à la formation du canal. Cette limitation a été résolue un effectuant des mesures de capacité quasi-statique (QSCV). La signature des Dit a été mise en évidence expérimentalement et expliquée physiquement. Dans le cas d'échantillons passivés, les mesures QSCV sont plus sensibles à l'interface silicium-BOX. Pour les échantillons non passivés, un grand pic dû à des défauts d'interface apparait pour des valeurs d'énergie bien identifiées et correspondant aux défauts à l'interface film de silicium-oxyde natif. Nous présentons des mesures de bruit à basses fréquences, ainsi qu'un model physique démontrant que le signal émerge de régions localisées autour des contacts source et drain. / Silicon-on-insulator (SOI) substrates represent the best solution to achieve high performance devices. Electrical characterization methods are required to monitor the material quality before full transistor fabrication. The classical configuration used for SOI measurements is the pseudo-MOSFET. In this thesis, we focused on the enrichment of techniques in Ψ-MOSFET for the characterization of bare SOI and III-V wafers. The experimental setup for static ID-VG was improved using a vacuum contact for the back gate, increasing the measurement stability. Furthermore, this contact proved to be critical for achieving correct capacitance values with split-CV and quasi-static techniques (QSCV). We addressed the possibility to extract Dit values from split-CV and we demonstrated by modeling that it is impossible in typical sized SOI samples because of the time constant associated to the channel formation. The limitation was solved performing QSCV measurements. Dit signature was experimentally evidenced and physically described. Several SOI structures (thick and ultra-thin silicon films and BOX) were characterized. In case of passivated samples, the QSCV is mostly sensitive to the silicon film-BOX interface. In non-passivated wafers, a large defect related peak appears at constant energy value, independently of the film thickness; it is associated to the native oxide present on the silicon surface. For low-frequency noise measurements, a physical model proved that the signal arises from localized regions surrounding the source and drain contacts.

Thesis (MTech (Electrical Engineering))--Cape Peninsula University of Technology. / Front-end power converters for nanosatellite applications demand better performance in accurate reference tracking because of the wide-range input voltage of the solar panels. The very tight output voltage requirements demand a robust, reliable, and high-efficiency converter. The control of such a converter is very complex and time consuming to design. Two commonly used control modes are current and voltage control. The design and implementation of a voltage controller for DC–DC power converter is simpler but compared to current mode controller, does not do provide for overcurrent protection. A single-ended primary inductance converter (SEPIC) was selected for this research work because of its ability to buck or boost the input voltage coupled with the ability to provide noninverting polarity with respect to the input voltage. Parameter values for the converter studied are used to analyse and design both the voltage and the current mode controllers for the nanosatellite front-end power converter. Output voltage reference tracking with step and ramp changes in the input voltage is evaluated in terms of the time taken to reach steady-state after the induced disturbances and either the overshoot or undershoot of the output voltage reference. The design of analogue pulse width modulation (PWM) study was carried out in order to drive the metal-oxide-semiconductor field-effect transistor (MOSFET) switch. For the two controllers, changes in the reference output voltage in response to load changes are also studied. An examination of the effects of solar radiation on the MOSFET switch was conducted; this switch is the main component of the front-end DC–DC power converter for a nanosatellite. At the more general level the examination also provided information on the response of the semiconductor technology in space application. The overall purpose of studying the MOSFET switch was to investigate the mechanisms that will facilitate its ability of switching ‘on’ and ‘off’ without failure as a result of solar radiation. The effects of solar radiation on MOSFET device in space, has resulted in more malfunctions of these devices in the past five years than over the preceding 40 years.

Esta Tese apresenta os resultados da simulação do transporte eletrônico em três dimensões (3D) no nano dispositivo eletrônico conhecido como “SOI-FinFET”. Este dispositivo é um transistor MOS em tecnologia Silício sobre Isolante – “Silicon-on- Insulator”, SOI – com porta dupla e cujo canal e zonas de fonte e dreno são realizadas em uma estrutura nanométrica vertical de silício chamada de “finger” ou “fin”. Como introdução ao dispositivo em questão, é feita uma revisão básica sobre a tecnologia e transistores SOI e sobre MOSFETs de múltiplas portas. A implementação de um modelo tipo “charge-sheet” para o transistor SOI-MOSFET totalmente depletado e uma modelagem deste dispositivo em altas frequências também é apresentada. A geometria do “fin” é escalada para valores menores do que 100 nm, com uma espessura entre 10 e 20 nm. Um dos objetivos deste trabalho é a definição de parâmetros para o SOI-FinFET que o viabilizem para a tecnologia de 22 nm, com um comprimento efetivo de canal menor do que 20 nm. O transistor FinFET e uma estrutura básica simplificada para simulação numérica em 3D são descritos, sendo utilizados dados de tecnologias atuais de fabricação. São apresentados resultados de simulação numérica 3D (curvas ID-VG, ID-VD, etc.) evidenciando as principais características de funcionamento do FinFET. É analisada a influência da espessura e dopagem do “fin” e do comprimento físico do canal em parâmetros importantes como a tensão de limiar e a inclinação de sublimiar. São consideradas e analisadas duas possibilidades de dopagens da área ativa do “fin”: (1) o caso em que esta pode ser considerada não dopada, sendo baixíssima a probabilidade da presença de dopantes ativos, e (2) o caso de um alto número de dopantes ativos (> 10 é provável). Uma comparação entre dois simuladores numéricos 3D de dispositivos é realizada no intuito de explicitar diferenças entre modelos de simulação e características de descrição de estruturas 3D. São apresentadas e analisadas medidas em dispositivos FinFET experimentais. Dois métodos de extração de resistência série parasita são utilizados em FinFETs simulados e caracterizados experimentalmente. Para finalizar, são resumidas as principais conclusões deste trabalho e são propostos os trabalhos futuros e novas diretivas na pesquisa dos transistores FinFETs. / This thesis presents the results of 3D-numerical simulation of electron transport in double-gate SOI-FinFETs in the decanometer size range. A basic review on the SOI technology and multiple gates MOSFETs is presented. The implementation of a chargesheet model for the fully-depleted SOI-MOSFET and a high frequency modeling of this device are first presented for a planar device topology. The second part of this work deals with FinFETs, a non-planar topology. The geometry of the silicon nano-wire (or “fin”) in this thesis is scaled down well below 100 nm, with fin thickness in the range of 10 to 20 nm. This work addresses the parameters for a viable 22 nm CMOS node, with electrical effective channel lengths below 20 nm. The basic 3D structure of the FinFET transistor is described in detail, then it is simulated with various device structural parameters, and results of 3D-numerical simulation (ID-VG curves, ID-VD, etc.), showing the main features of operation of this device, are presented. The impacts of varying silicon fin thicknesses, physical channel lengths, and silicon fin doping concentration on both the average threshold voltage and the subthreshold slope are investigated. With respect to the doping concentration, the discrete and highly statistical nature of impurity presence in the active area of the nanometer-range fin is considered in two limiting cases: (1) the zero-doping or undoped case, for highly improbable presence of active dopants, and (2) the many-dopants case, or high number (> 10 are probable) of active dopants in the device channel. A comparison between two 3D-numerical device simulators is performed in order to clarify differences between simulation models and features of the description of 3D structures. A structure for SOIFinFETs is optimized, for the undoped fin, showing its applicability for devices with electrical effective channel lengths below 20 nm. SOI-FinFET measurements were performed on experimental devices, analyzed and compared to device simulation results. This thesis uses parasitic resistance extraction methods that are tested in FinFET simulations and measurements. Finally, the main conclusions of this work are summarized and the future work and new directions in the FinFETs research are proposed.

O ruído de baixa frequência é um limitador de desempenho em circuitos analógicos, digitais e de radiofrequência, introduzindo ruído de fase em osciladores e reduzindo a estabilidade de células SRAM, por exemplo. Transistores de efeito de campo de metalóxido- semicondutor (MOSFETs) são conhecidos pelos elevados níveis de ruído 1= f e telegráfico, cuja potência pode ser ordens de magnitude maior do que a observada para ruído térmico para frequências de até dezenas de kHz. Além disso, com o avanço da tecnologia, a frequência de corner —isto é, a frequência na qual as contribuições dos ruídos térmico e shot superam a contribuição do ruído 1= f — aumenta, tornando os ruídos 1= f e telegráfico os mecanismos dominantes de ruído na tecnologia CMOS para frequências de até centenas de MHz. Mais ainda, o ruído de baixa frequência em transistores nanométricos pode variar significativamente de dispositivo para dispositivo, o que torna a variabilidade de ruído um aspecto importante para tecnologias MOS modernas. Para assegurar o projeto adequado de circuitos do ponto de vista de ruído, é necessário, portanto, identificar os mecanismos fundamentais responsáveis pelo ruído de baixa frequência em MOSFETs e desenvolver modelos capazes de considerar as dependências do ruído com geometria, polarização e temperatura. Neste trabalho é proposta uma técnica para análise de ruído de baixa frequência baseada na autocorrelação dos espectros de ruído em função de parâmetros como frequência, polarização e temperatura. A metodologia apresentada revela informações importantes sobre os mecanismos responsáveis pelo ruído 1= f que são difíceis de obter de outras formas. As análises de correlação realizadas em três tecnologias CMOS comerciais (140 nm, 65 nm e 45 nm) fornecem evidências contundentes de que o ruído de baixa frequência em transistores MOS tipo-n e tipo-p é composto por um somatório de sinais telegráficos termicamente ativados. / Low-frequency noise (LFN) is a performance limiter for analog, digital and RF circuits, introducing phase noise in oscillators and reducing the stability of SRAM cells, for example. Metal-oxide-semiconductor field-effect-transistors (MOSFETs) are known for their particularly high 1= f and random telegraph noise levels, whose power may be orders of magnitude larger than thermal noise for frequencies up to dozens of kHz. With the technology scaling, the corner frequency — i.e. the frequency at which the contributions of thermal and shot noises to noise power overshadow that of the 1= f noise — is increased, making 1= f and random telegraph signal (RTS) the dominant noise mechanism in CMOS technologies for frequencies up to several MHz. Additionally, the LFN levels from device-to-device can vary several orders of magnitude in deeply-scaled devices, making LFN variability a major concern in advanced MOS technologies. Therefore, to assure proper circuit design in this scenario, it is necessary to identify the fundamental mechanisms responsible for MOSFET LFN, in order to provide accurate LFN models that account not only for the average noise power, but also for its variability and dependences on geometry, bias and temperature. In this work, a new variability-based LFN analysis technique is introduced, employing the autocorrelation of multiple LFN spectra in terms of parameters such as frequency, bias and temperature. This technique reveals information about the mechanisms responsible for the 1= f noise that is difficult to obtain otherwise. The correlation analyses performed on three different commercial mixed-signal CMOS technologies (140-nm, 65-nm and 40-nm) provide strong evidence that the LFN of both n- and p-type MOS transistors is primarily composed of the superposition of thermally activated random telegraph signals (RTS).

Foi estudado o comportamento do As (dopante tipo n) em dois tipos diferentes de substratos de Si: bulk e SIMOX (Separation by IMplanted OXygen). Ambos os substratos receberam uma implantação de 5x1014 cm-2 de As+ com energia de 20 keV. Após as implantações, as amostras foram recozidas por um dos dois processos a seguir: recozimento rápido (RTA, Rapid Thermal Annealing) ou convencional (FA, Furnace Annealing). A caracterização física e elétrica foi feita através do uso de diversas técnicas: SIMS (Secondary Ion Mass Spectrometry), RBS (Rutherford Backscattering Spectrometry), MEIS (Medium Energy Ion Scattering), medidas de resistência de folha, medidas Hall e medidas de perfil de portadores por oxidação anódica. Na comparação entre os substratos SIMOX e Si bulk, os resultados indicaram que o SIMOX se mostrou superior ao Si bulk em todos os aspectos, ou seja, menor concentração de defeitos e menor perda de dopantes para a atmosfera após os recozimentos, maior concentração de portadores e menor resistência de folha. A substitucionalidade do As foi maior no SIMOX após RTA, mas semelhante nos dois substratos após FA. Na comparação entre RTA e FA, o primeiro método se mostrou mais eficiente em todos os aspectos mencionados acima. As explicações para o comportamento observado foram atribuídas à presença de maior concentração de vacâncias no SIMOX do que no Si bulk e à interação destas vacâncias com os dopantes.

Esta Tese apresenta os resultados da simulação do transporte eletrônico em três dimensões (3D) no nano dispositivo eletrônico conhecido como “SOI-FinFET”. Este dispositivo é um transistor MOS em tecnologia Silício sobre Isolante – “Silicon-on- Insulator”, SOI – com porta dupla e cujo canal e zonas de fonte e dreno são realizadas em uma estrutura nanométrica vertical de silício chamada de “finger” ou “fin”. Como introdução ao dispositivo em questão, é feita uma revisão básica sobre a tecnologia e transistores SOI e sobre MOSFETs de múltiplas portas. A implementação de um modelo tipo “charge-sheet” para o transistor SOI-MOSFET totalmente depletado e uma modelagem deste dispositivo em altas frequências também é apresentada. A geometria do “fin” é escalada para valores menores do que 100 nm, com uma espessura entre 10 e 20 nm. Um dos objetivos deste trabalho é a definição de parâmetros para o SOI-FinFET que o viabilizem para a tecnologia de 22 nm, com um comprimento efetivo de canal menor do que 20 nm. O transistor FinFET e uma estrutura básica simplificada para simulação numérica em 3D são descritos, sendo utilizados dados de tecnologias atuais de fabricação. São apresentados resultados de simulação numérica 3D (curvas ID-VG, ID-VD, etc.) evidenciando as principais características de funcionamento do FinFET. É analisada a influência da espessura e dopagem do “fin” e do comprimento físico do canal em parâmetros importantes como a tensão de limiar e a inclinação de sublimiar. São consideradas e analisadas duas possibilidades de dopagens da área ativa do “fin”: (1) o caso em que esta pode ser considerada não dopada, sendo baixíssima a probabilidade da presença de dopantes ativos, e (2) o caso de um alto número de dopantes ativos (> 10 é provável). Uma comparação entre dois simuladores numéricos 3D de dispositivos é realizada no intuito de explicitar diferenças entre modelos de simulação e características de descrição de estruturas 3D. São apresentadas e analisadas medidas em dispositivos FinFET experimentais. Dois métodos de extração de resistência série parasita são utilizados em FinFETs simulados e caracterizados experimentalmente. Para finalizar, são resumidas as principais conclusões deste trabalho e são propostos os trabalhos futuros e novas diretivas na pesquisa dos transistores FinFETs. / This thesis presents the results of 3D-numerical simulation of electron transport in double-gate SOI-FinFETs in the decanometer size range. A basic review on the SOI technology and multiple gates MOSFETs is presented. The implementation of a chargesheet model for the fully-depleted SOI-MOSFET and a high frequency modeling of this device are first presented for a planar device topology. The second part of this work deals with FinFETs, a non-planar topology. The geometry of the silicon nano-wire (or “fin”) in this thesis is scaled down well below 100 nm, with fin thickness in the range of 10 to 20 nm. This work addresses the parameters for a viable 22 nm CMOS node, with electrical effective channel lengths below 20 nm. The basic 3D structure of the FinFET transistor is described in detail, then it is simulated with various device structural parameters, and results of 3D-numerical simulation (ID-VG curves, ID-VD, etc.), showing the main features of operation of this device, are presented. The impacts of varying silicon fin thicknesses, physical channel lengths, and silicon fin doping concentration on both the average threshold voltage and the subthreshold slope are investigated. With respect to the doping concentration, the discrete and highly statistical nature of impurity presence in the active area of the nanometer-range fin is considered in two limiting cases: (1) the zero-doping or undoped case, for highly improbable presence of active dopants, and (2) the many-dopants case, or high number (> 10 are probable) of active dopants in the device channel. A comparison between two 3D-numerical device simulators is performed in order to clarify differences between simulation models and features of the description of 3D structures. A structure for SOIFinFETs is optimized, for the undoped fin, showing its applicability for devices with electrical effective channel lengths below 20 nm. SOI-FinFET measurements were performed on experimental devices, analyzed and compared to device simulation results. This thesis uses parasitic resistance extraction methods that are tested in FinFET simulations and measurements. Finally, the main conclusions of this work are summarized and the future work and new directions in the FinFETs research are proposed.

A metodologia de projeto semi-customizado usando associações trapezoidais de transistores (TATs) é especialmente viável para o projeto de circuitos integrados mistos analógico- digitais. Vários trabalhos foram desenvolvidos demonstrando exemplos de aplicações que geraram bons resultados utilizando esta metodologia. Entretanto, ficou evidente a falta de ferramentas de CAD apropriadas para automatizar o processo de síntese dos circuitos. Para preencher esta lacuna, foi desenvolvido o LIT, uma ferramenta de CAD especializada na geração do layout de células analógicas utilizando associações de transistores. O principal desafio da técnica de associações trapezoidais é a escolha adequada da associação equivalente ao transistor simples, de modo que os efeitos negativos da substituição deste transistor no desempenho do circuito sejam os menores possíveis. Podem existir diversas opções de associações equivalentes, e a escolha da mais adequada nem sempre é uma tarefa direta e intuitiva.O objetivo deste trabalho é a criação de ferramentas de auxílio ao projeto de circuitos analógicos utilizando a técnica de associação série-paralela de transistores MOS (Metal- Oxide-Semiconductor), desde o dimensionamento do circuito até a descrição do layout em formato de troca. Pretende-se fazer com que o tempo total de projeto seja reduzido e seus custos diminuídos. Além disso, o projeto visando a manufaturabilidade, de fundamental importância em tecnologias sub-micrométricas, também é abordado na ferramenta através da busca pela regularidade do layout. Um novo conceito de associação de transistores é introduzido: a associação do tipo T (TST - T-Shaped Transistor). Esta associação caracteriza-se por seu formato trapezoidal, porém sem limite quanto ao tamanho dos transistores unitários, os quais são considerados, em trabalhos anteriores sobre TATs (associações trapezoidais de transistores), como sendo todos iguais. Assim, uma ou duas variáveis livres a mais ficam disponíveis ao projetista, dando a liberdade da escolha de até quatro dimensões para os TSTs, o que faz com que o projeto se torne mais flexível. A modelagem deste tipo de associação é desenvolvida neste trabalho de modo que os efeitos de segunda ordem sejam previstos no desempenho geral do circuito e a verificação experimental comparada com simulações. / The semi-custom design methodology using trapezoidal associations of transistors (TATs) is specially viable for the design of mixed-signal integrated circuits. Several works have been developed demonstrating examples of applications that generated good results using this methodology. However, there is a lack of specific CAD tools able to automate the synthesis procedure. In order to fill this need, the LIT tool was developed. LIT is a CAD tool specialized in layout generation of analog cells using associations of transistors. The main challenge is the choice of the correct equivalent association for a given single transistor, in such a way that negative effects related to this substitution are minimized. The most adequate choice is not a direct and intuitive task, because many options of associations exist. The goal of this work is to develop a tool for the aid of analog circuits design using series-parallel associations of MOS transistors, from circuit sizing phase to layout description. Total time and costs can be reduced with this tool. Moreover, design for manufacturability is also improved through layout regularity. A new concept of associations of transistors is introduced: the T-Shaped Transistor (TST). The main characteristic of this association is its trapezoidal format, but with no limit on the sizes of unit transistors, which were fixed in previous works about TATs (Trapezoidal Associations of Transistors). Then, one or two more free variables are available to the designer, giving him the possibility to work with up to four dimensions for the TSTs. A model of this kind of association is developed in this work, since it is needed to prevent or minimize second order effects that degrade circuit performance. Experimental comparison with simulations are also presented.

Este trabalho apresenta um estudo sobre o transitório da corrente de dreno e métodos de extração de tempo de vida de geração em transistores SOI MOSFETs parcialmente depletados de porta simples, porta dupla e FinFETs de porta tripla. Este estudo foi baseado tanto em simulações numéricas bidimensionais como em dados experimentais extraídos a partir de transistores fabricados no IMEC (Interuniversity Microelectronics Center), que fica na Universidade Católica de Leuven (KUL) na Bélgica. Inicialmente foi analisada a influência da espessura do óxido de porta e da temperatura na extração do tempo de vida de geração dos portadores utilizando o transitório da corrente de dreno. Nesta análise, além do tempo de vida de portadores, outros parâmetros elétricos também foram estudados, como a tensão de limiar, o potencial de superfície na primeira interface e a energia de ativação para criação de um par elétron-lacuna. Com o estudo da influência dos parâmetros de processo no método de determinação do tempo de vida de geração foi possível propor um modelo simples para estimar o tempo de geração dos portadores em função da temperatura. Este modelo foi aplicado experimentalmente e comparado com resultados obtidos através de simulações apresentando um erro máximo de 5%. Fez-se uma análise detalhada do impacto da presença da região de implantação de HALO na extração do tempo de vida de geração baseando-se no transitório da corrente de dreno. Os resultados obtidos através deste estudo possibilitaram a proposta de um novo modelo. O modelo proposto considera tanto o impacto da lateralidade não uniforme da dopagem do canal no efeito de corpo flutuante, devido à presença das regiões de implantação de HALO, como também as cargas controladas pelas junções de fonte e dreno, o que até então não havia sido alvo de estudo na literatura. Com as novas considerações tornou-se possível à análise do transitório da corrente de dreno com a redução do comprimento de canal. A sensibilidade do novo modelo foi ensaiada com a variação de ± 20% nas concentrações da região de canal e de implantação de HALO resultando em um erro máximo de 9,2%. A maior eficiência do acoplamento da porta nos dispositivos de porta dupla, comparando com os de porta única, foi observada através do estudo do comportamento do potencial de corpo destas estruturas. Esta análise resultou na inserção de um parâmetro dependente da espessura do filme de silício, possibilitando a extrapolação do modelo proposto neste trabalho também para os dispositivos de porta dupla. Os resultados obtidos apresentaram um ajuste bastante satisfatório com a variação do comprimento de canal, temperatura e com a variação das concentrações de dopantes da região de canal e da região de implantação de HALO. Por fim, é apresentado um estudo sobre o transitório da corrente de dreno em dispositivos FinFETs de porta tripla, com e sem a região de implantação de HALO, considerando a variação da largura de canal. Através da análise da tensão de limiar, transcondutância e do transitório da corrente de dreno foi possível observar que os dispositivos sem a presença da região de implantação de HALO são mais susceptíveis a influência dos efeitos de corpo flutuante. / This work presents a study of drain current switch-off transients and extraction methods of the generation lifetime in partially depleted SOI nMOSFET transistors of single gate, double gate and triple gate FinFETs. This study is accomplished through two-dimensional numerical simulations and compared with experimental data of devices fabricated in the IMEC (Interuniversity Microelectronics Center), which is in the Catholic University of Leuven (KUL) in Belgium. Initially, it was analyzed the gate oxide thickness and temperature influences on the carrier generation lifetime extraction using the drain current transient. Beyond the generation lifetime, other electric parameters were also analyzed, such as the threshold voltage, the surface potential and the activation energy. Based on process parameter influence study in the determination method of the generation lifetime, it was possible to propose a simple model in order to estimate the carrier generation lifetime as a function of the temperature. This model was experimentally applied and compared to simulated results and it presented a maximum error of 5%. A detailed analysis of the effect of HALO implanted region in the generation lifetime extraction was based on the drain current transient. The results obtained through this study made possible the proposal of a new model. The proposed model considers not only the laterally non-uniform channel profile due to the presence of a HALO implanted region but also the amount of charge controlled by drain and source junctions, a never-before-seen topic in the literature. The new model sensitivity was tested with a ± 20% variation of the doping concentration of the channel and implanted HALO region resulting in a maximum error of 9.2%. Taking the obtained results into consideration, it was possible to analyze the drain current as a function of the channel length reduction. The great efficiency presented by the gate in double gate devices, compared to the single gate ones, was observed through the study of the body potential behavior in this structure. This analysis resulted in the inclusion of a silicon film thickness dependent parameter that made possible the adaptation of the proposed model in this work also for double gate devices. The obtained results presented a good agreement with the channel length variation, temperature and with the doping concentration variation in the channel and HALO implanted region. Finally, it was presented a study about the drain current transient in triple gate FinFET devices, with and without the HALO implanted region, taking the geometric parameter variation into consideration. Through the analysis of the threshold voltage, the transconductance and the drain current transient of the devices, it was possible to observe that the devices without HALO are remarkably more susceptible to the floating body effects influence.

Kyoto University (京都大学) / 0048 / 新制・課程博士 / 博士(工学) / 甲第14628号 / 工博第3096号 / 新制||工||1460(附属図書館) / 26980 / UT51-2009-D340 / 京都大学大学院工学研究科電子工学専攻 / (主査)教授 木本 恒暢, 教授 鈴木 実, 教授 藤田 静雄 / 学位規則第4条第1項該当

Kyoto University (京都大学) / 0048 / 新制・課程博士 / 博士(工学) / 甲第15612号 / 工博第3301号 / 新制||工||1498(附属図書館) / 28139 / 京都大学大学院工学研究科電子工学専攻 / (主査)教授 木本 恒暢, 教授 藤田 静雄, 准教授 山田 啓文 / 学位規則第4条第1項該当