For the X-ray astronomy project Advanced Telescope for High ENergy Astrophysics (Athena) wafer-scale DEpleted P-channel Field Effect Transistor (DEPFET) detectors are proposed as Focal Plane Array (FPA) for the Wide Field Imager (WFI). Prototype structures with different pixel layouts, each consisting of 64 x 64 pixels, were fabricated to study four different DEPFET designs. This thesis reports on the results of the electrical and spectroscopic characterization of the different DEPFET designs. With the electrical qualification measurements the transistor properties of the DEPFET structures are investigated in order to determine whether the design intentions are reflected in the transistor characteristics. In addition, yield and homogeneity of the prototypes can be studied on die, wafer and batch level for further improvement of the production technology with regard to wafer-scale devices. These electrical characterization measurements prove to be a reliable tool to preselect the best detector dies for further integration into full detector systems. The spectroscopic measurements test the dynamic behavior of the designs as well as their spectroscopic performance. In addition, it is revealed how the transistor behavior translates into the detector performance. This thesis, as the first systematic study of different DEPFET designs on die and detector level, shows the limitations of the current DEPFET assessment methods. Thus, it suggests a new concise characterization procedure for DEPFET detectors as well as guidelines for expanded testing in order to increase the general knowledge of the DEPFET. With this study of four different DEPFET variants not only designs suitable for Athena mission have been found but also improvement impulses for the starting wafer-scale device production are provided.

Cette thèse est consacrée à la caractérisation et la modélisation du transport électronique dans des matériaux et dispositifs SOI avancés pour la microélectronique. Tous les matériaux innovants étudiés(ex: SOI fortement dopé, plaques obtenues par collage etc.) et les dispositifs SOI sont des solutions possibles aux défis technologiques liés à la réduction de taille et à l'intégration. Dans ce contexte,l'extraction des paramètres électriques clés, comme la mobilité, la tension de seuil et les courants de fuite est importante. Tout d'abord, la caractérisation classique pseudo-MOSFET a été étendue aux plaques SOI fortement dopées et un modèle adapté pour l'extraction de paramètres a été proposé. Nous avons également développé une méthode électrique pour estimer la qualité de l'interface de collage pour des plaquettes métalliques. Nous avons montré l'effet bipolaire parasite dans des MOSFET SOI totalement désertés. Il est induit par l’effet tunnel bande-à-bande et peut être entièrement supprimé par une polarisation arrière. Sur cette base, une nouvelle méthode a été développée pour extraire le gain bipolaire. Enfin, nous avons étudié l'effet de couplage dans le FinFET SOI double grille, en mode d’inversion. Un modèle analytique a été proposé et a été ensuite adapté aux FinFETs sans jonction(junctionless). Nous avons mis au point un modèle compact pour le profil des porteurs et des techniques d’extraction de paramètres. / This thesis is dedicated to the electrical characterization and transport modeling in advanced SOImaterials and devices for ultimate micro-nano-electronics. SOI technology is an efficient solution tothe technical challenges facing further downscaling and integration. Our goal was to developappropriate characterization methods and determine the key parameters. Firstly, the conventionalpseudo-MOSFET characterization was extended to heavily-doped SOI wafers and an adapted modelfor parameters extraction was proposed. We developed a nondestructive electrical method to estimatethe quality of bonding interface in metal-bonded wafers for 3D integration. In ultra-thin fully-depletedSOI MOSFETs, we evidenced the parasitic bipolar effect induced by band-to-band tunneling, andproposed new methods to extract the bipolar gain. We investigated multiple-gate transistors byfocusing on the coupling effect in inversion-mode vertical double-gate SOI FinFETs. An analyticalmodel was proposed and subsequently adapted to the full depletion region of junctionless SOI FinFETs.We also proposed a compact model of carrier profile and adequate parameter extraction techniques forjunctionless nanowires.

Dans le cas des installations photovoltaïques, l’onduleur est le premier élément défaillant dont il est difficile d’anticiper la panne, et peu d’études ont été faites sur la fiabilité de ce type de convertisseur. L'objectif de cette thèse est de proposer des outils et méthodes en vue d'étudier le vieillissement des modules de puissance dans ce type d'application en se focalisant sur les phénomènes de dégradation liés à des aspects thermomécaniques. En règle générale, le vieillissement accéléré des modules de puissance est effectué dans des conditions aggravées de courant (Cyclage Actif) ou de température (Cyclage Passif) pour accélérer les processus de vieillissement. Malheureusement, en appliquant ce type de vieillissement accéléré, des mécanismes de défaillances qui ne se produisent pas dans la vraie application peuvent être observés et, inversement, d'autres mécanismes qui se produisent habituellement peuvent ne pas apparaître. La première partie de la thèse se focalise donc sur la mise en place d'une méthode de vieillissement accéléré des composants semi-conducteurs des onduleurs photovoltaïques. Cela est fait en s’appuyant sur l’analyse des profils de mission du courant efficace de sortie des onduleurs et de la température ambiante, extraits des centrales photovoltaïques situées au sud de la France sur plusieurs années. Ces profils sont utilisés pour étudier les dynamiques du courant photovoltaïque, et sont introduites dans des modèles numériques pour estimer les pertes et les variations de la température de jonction des semi-conducteurs utilisés dans les onduleurs, en utilisant l’algorithme de comptage de cycles "Rainflow". Cette méthode est ensuite mise en œuvre dans deux bancs expérimentaux. Dans le premier, les composants sous test sont des modules IGBT. Les composants sont mis en œuvre dans un banc de cyclage utilisant la méthode d'opposition et mettant en œuvre le profil de vieillissement défini précédemment. Un dispositif in-situ de suivi d'indicateurs de vieillissement (impédance thermique et résistance dynamique) est également proposé et évalué. Le deuxième banc est consacré à l'étude de modules de puissance à base de MOSFET SiC. Le vieillissement est effectué dans les mêmes conditions que pour les modules IGBT et de nombreux indicateurs électriques sont monitorés mais, cette fois ci, en extrayant les composants de l'onduleur de cyclage. Les résultats obtenus ont permis de déterminer des indicateurs de vieillissement d’IGBT et de MOSFET SiC utilisés dans un onduleur photovoltaïque / In the case of photovoltaic installations, the DC/AC inverter has the highest failure rate, and the anticipation of its breakdowns is still difficult, while few studies have been done on the reliability of this type of inverter. The aim of this PhD is to propose tools and methods to study the ageing of power modules in this type of application, by focusing on ageing phenomena related to thermo-mechanical aspects. As a general rule, the accelerated ageing of power modules is carried out under aggravated conditions of current (Active Cycling) or temperature (Passive Cycling) in order to accelerate the ageing process. Unfortunately, when applying this type of accelerated ageing tests, some failure mechanisms that do not occur in the real application could be observed, while inversely, other mechanisms that usually occur could not be recreated. The first part of the PhD focuses on the implementation of an accelerated ageing method of the semiconductor devices inside photovoltaic inverters. This is accomplished by analyzing the mission profiles of the inverter’s output current and ambient temperature, extracted over several years from photovoltaic power plants located in the south of France. These profiles are used to study photovoltaic current dynamics, and are introduced into numerical models to estimate losses and junction temperature variations of semiconductors used in inverters, using the cycle counting algorithm “Rainflow”. This method is then performed in two experimental test benches. In the first one, the devices under test are IGBT modules, where the accelerated ageing profile designed is implemented using the opposition method. Moreover, an in-situ setup for monitoring ageing indicators (thermal impedance and dynamic resistance) is also proposed and evaluated. The second bench is devoted to study the ageing of SiC MOSFET power modules. The accelerated ageing test is carried out under the same conditions as for the IGBT modules with more monitored electrical indicators, but this time by disconnecting the semiconductor devices from the inverter. The results obtained allowed to determine several potential ageing indicators of IGBTs and SiC MOSFETs used in a photovoltaic inverter

L’électronique de puissance a un rôle de plus en plus grandissant dans les systèmes de transports : voitures électriques et hybrides, trains et avions. Pour ces applications, la sécurité est un point critique et par conséquent la fiabilité du système de puissance doit être optimisée. La connaissance du temps de fonctionnement avant défaillance est une donnée recherchée par les concepteurs de ces systèmes. Dans cette optique, un indicateur de défaillance précoce permettrait de prédire la défaillance des systèmes avant que celle-ci soit effective. Dans cette thèse, nous nous sommes intéressés à la caractérisation électromécanique des puces de puissance IGBT et MOSFET. L’exploitation de cette caractérisation devrait permettre, à plus long terme, de mettre en évidence un indicateur de l’état mécanique des assemblages de puissance à des fins de fiabilité prédictive. / Power electronics has a role increasingly growing up in transport:electric and hybrid vehicles, trains and aircraft. For these applications, security is a critical point, thus the reliability of the power assembly must be optimized. The knowledge of time to failure is very important information for the designers of these systems. Inthis context, an early failure indicator would predict system failuresbefore it becomes effective. In this thesis, we focused on the electromechanical characterization of power transistors: MOSFET and IGBT. Based on these results this electromechanical characterization should help us in the longer term, to highlight an early failure indicator of the power assembly.

Process variability is a major challenge for the design of nano scale MOSFETs due to fundamental physical limits as well as process control limitations. As the size of the devices is scales down to improve performance, the circuit becomes more sensitive to the process variations. Thus, it is necessary to have a device model that can predict the variations of device characteristics. Statistical modeling method is a potential solution for this problem. The novelty of the work is that we connect BSIM parameters directly to the underlying process parameters. This is very useful for fabs to optimize and control the specific processes to achieve certain circuit metric. This methodology and framework is extendable to any future technologies, because we used a device independent, but process depended frame work In the first part of this thesis, presents the design of nominal MOS devices with 28 nm physical gate length. The device is optimized to meet the specification of low standby power technology specification of International Technology Roadmap for Semiconductors ITRS(2012). Design of experiments are conducted and the following parameters gate length, oxide thickness, halo concentration, anneal temperature and title angle of halo doping are identified as the critical process parameters. The device performance factors saturation current, sub threshold current, output impendence and transconductance are examined under process variabilty. In the subsequent sections of the thesis, BSIM parameter extraction of MOS devices using the software ICCAP is presented. The variability of the spice parameters due to process variation is extracted. Using the extracted data a new BSIM interpolated model for a variability aware circuit design is proposed assume a single process parameter is varying. The model validation is done and error in ICCAP extraction method for process variability is less than 10% for all process variation condition in 3σ range. In the next section, proposes LUT model and interpolated method for a variability aware circuit design for single parameter variation. The error in LUT method for process variability reports less than 3% for all process variation condition in 3σ range. The error in perdition of drain current and intrinsic gain for LUT model files are very close to the result of device simulation. The focus of the work was to established effective method to interlink process and SPICE parameters under variability. This required generating a large number of BSIM parameter ducks. Since there could be some inaccuracy in large set of BSIM parameters, we used LUT as a golden standard. We used LUT modeling as a benchmark for validation of our BSIM3 model In the final section of thesis, impact of multi parameter variation of the processes in device performance is modelled using RSM method; the model is verified using ANOVA method. Models are found to be sufficient and stable. The reported error is less than 1% in all cases. Monte Carlo simulation confirms stability and repeatability of the model. The model for random variabilty of process parameters are formulated using BSIM and compared with the LUT model. The model was tested using a benchmark circuit. The maximum error in Monte Carlo simulation is found to be less than 3% for output current and less than 8% for output impedance.

Les MOSFET en SiC sont appelées à remplacer les IGBT en Silicium pour des applications de demandant une plus forte vitesse de commutation. Cependant, les MOSFET en SiC ont encore quelques problèmes de fiabilité, tels que la robustesse de la diode interne ou bien la robustesse de l'oxyde de grille. Cette dernière est liée à l’oxyde de grille des composants du type MOSFET. Des instabilités de la tension de seuil sont aussi signalées. Cette thèse aborde ces deux sujets sur des MOSFET commerciaux 1200 V. L'étude de la diode interne met en évidence que les caractéristiques I-V (de la diode intrinsèque) demeurent stables après l'application d'un stress. Cependant, une dérive surprenante de la tension de seuil apparaît. Des tests complémentaires, en stressant le canal à la place de la diode, avec les mêmes contraintes n'ont pas montré de dérive significative de la tension de seuil. Donc, l'application d'un stress en courant quand le composant est en mode d'accumulation semble favoriser l'apparition des instabilités de la tension de seuil. La robustesse de l'oxyde de grille concerne les instabilités de la tension de seuil, mais aussi l'estimation de la durée de vie à des conditions d'opération nominales. Les résultats obtenus montrent que la durée de vie de l'oxyde de grille n'est plus un problème. Pourtant, le suivi du courant de grille pendant les tests ainsi que les caractérisations de la capacité de grille mettent en évidence des translations de la courbe C(V) à cause des phénomènes d’injection des porteurs et de piégeage, mais aussi la possible présence d’ions mobiles. Aussi, une bonne analyse des dégradations et dérives liées à l’oxyde de grille doit être réalisée. / SiC power MOSFETs are called to replace Si IGBT for some medium and high power applications (hundreds of kVA). However, even if crystallographic defects have been drastically reduced, SiC MOSFETs are always concerned by some robustness issues such as the internal diode robustness or the robustness of the gate oxide. The last one especially affects MOSFETs devices and is linked to the apparition of instabilities in the threshold voltage. This thesis focuses on these two issues. The study of the internal diode robustness highlighted that the I-V curve (of the intrinsic diode) remains stable after the application of a current stress in static mode, but also with the DUT placed in a converter with inductive switchings. These are the most stressful conditions. However, a surprising drift in the threshold voltage has been observed when some devices operates under these conditions; in static mode or in a converter. Complementary tests stressing the channel instead of the internal diode in the same temperature and dissipated power, have not resulted in a drift of the threshold voltage. Thus, the application of a current stress when the device is in accumulation regime could favour the apparition of instabilities in the threshold voltage. The study of the gate oxide focus in the instabilities of the threshold voltage, but also on the expected lifetime of the oxide at nominal conditions. Results obtained shown that the expected lifetime (TDDB) of the oxide is no longer a problem. Indeed, tests realized in static mode, but also in a converter under inductive switching conditions resulted in expected lifetimes well above 100 years. However, the monitoring of the gate current during the test and gate capacitance characterizations C(V) highlighted a shift in the capacitance due to carrier injection and trapping phenomena and probably to the presence of mobile-ions. Still regarding the instabilities of the threshold voltage, classic tests resulted in no significant variations of the threshold voltage at 150 _C. However, at 200 _C the drift observed for some manufacturers is higher than +30%. This is unacceptable for high-temperature applications and evidence that the quality of the gate oxide and the SiC=SiO2 interface must continue to be improved, together with the manufacturing methods to minimize the presence of mobile ions in the substrate.

This work analyzes tuning capabilities of different fully integrated active filter topologies. Work only deals with continuous time active filters. Topologies described in this work differ in type of active element and in method of frequency tuning. Techniques of tunning are proved on second order low pass filter. Filter topologies are compared from tunning capabilities and from point of total harmonic distortion. The main building block of all filters is integrator.

Thesis describes analog filters topologies with capability of tuning of the main parameters and the MOSFET-C and switched-capacitor filters are described. With focus to linearity and maximal tuning range optimal topology have been chosen. In work the issue of analog switch design is described and is solved. Design of switched-capacitor low-pass Sallen-key filter in Cadence software was made and simulation results are presented.

Ce travail de recherche porte sur l’étude de l’effet du vieillissement par fatigue électrothermique sur la compatibilité électromagnétique des composants de puissance à base de carbure de silicium. Il est axé sur deux grandes parties ; une partie expérimentale et une autre plus orientée modélisation. Sur le plan expérimental, cette thèse étudie l’effet du vieillissement des transistors à base de carbure de silicium utilisés dans les convertisseurs statiques sur les perturbations électromagnétiques générées par ces convertisseurs. La deuxième partie porte sur la modélisation de ces transistors afin d’émuler l’effet de leur vieillissement sur les perturbations électromagnétiques des modules qu’ils composent. Cette dernière étape repose sur une étude de l’évolution des caractéristiques électriques statiques et dynamiques effectuées sur le composant sous test pour extraire les principaux paramètres intrinsèques du transistor de puissance dégradé après les séries de stress appliquées. En effet, ces paramètres intrinsèques dégradés émulent l’effet du vieillissement et sont représentatifs des principaux phénomènes pouvant influencer les convertisseurs de puissance étudiés. De ce fait, le changement de leurs valeurs dans le modèle du dit composant, décrit en VHDL-AMS et implémenté sur le simulateur de type circuit ANSYS SIMLORER, nous permet d’obtenir un modèle d’un tel composant après vieillissement. Cette étape a permis de valider la méthodologie développée pour la simulation des perturbations électromagnétiques conduites d’un composant sain dans un premier temps et d’un composant vieilli dans un second. Globalement, cette approche de modélisation innovante développée dans ce travail permet d’aider les concepteurs des convertisseurs statiques à prédire les perturbations électromagnétiques conduites avant et après vieillissement sans passer par la mesure et ses points faibles. Ceci apporte des informations complémentaires sur l’évolution des signatures CEM de tels modules durant sa durée de vie et d’estimer donc le risque lié au vieillissement des composants. / This research work focuses on the electrothermal aging effect on the electromagnetic compatibility of power components based on silicon carbide SiC. It focuses on two major parts ; an experimental part and another more oriented modelization. Experimentally, this thesis studies the aging effect of SiC transistors used in static converters on the electromagnetic interferences EMI generated by these converters. The second part deals with the modeling of these transistors in order to emulate the effect of their aging on the EMI of the modules they compose. This step made it possible to validate the methodology developed for the simulation of the conducted EMI of a healthy SiC MOFSET at first and of an aged SiC MOSFET in a second time. Overall, this innovative modeling approach developed in this work helps the designers of static converters to predict the conducted EMI before and after aging without going through the measurement. This provides additional information on the evolution of the EMC signatures of such modules during its lifetime and thus to estimate the risk associated with the aging of the components.

De nos jours, la durée de vie des modules d’électronique de puissance est désormais limitée par les technologies standards de conditionnement, telles que le câblage par fils et le brasage. Ainsi une optimisation des technologies actuellement employées n’est pas suffisante pour satisfaire les futures exigences de fiabilité. Pour dépasser ces limites, un nouveau module de puissance remplaçant les fils de connexion par des clips en cuivre a été développé. Ce design innovant vise à améliorer la fiabilité du module puisqu’il empêche la dégradation des fils de connexion, constituant bien souvent la principale source de défaillance. La contrepartie de ce gain de fiabilité réside dans la complexification de la structure interne du module. En effet, l’emploi d’un clip en cuivre nécessite une brasure supplémentaire fixant le clip à la puce. Ainsi, le comportement thermomécanique et les différents modes de rupture auxquels le composant est soumis lors de son utilisation doivent être caractérisés. Cette étude utilise la simulation numérique pour analyser avec précision le comportement de chaque couche de matériaux lors des cycles actifs de puissance. De plus, une étude de sensibilité à la fois expérimentale et numérique concernant les paramètres de tests est réalisée. Les zones critiques du module ainsi que les combinaisons critiques des paramètres de tests pour les différents modes de rupture sont mis en évidence. Par ailleurs, une analyse en mécanique de la rupture est conduite et la propagation des fissures à différentes zones clés est analysée en fonction des différents paramètres de tests. Les résultats obtenus permettent la définition de modèles de prédiction de durée de vie. / Today a point has been reached where safe operation areas and lifetimes of power modules are limited by the standard packaging technologies, such as wire bonding and soft soldering. As a result, further optimization of used technologies will no longer be sufficient to meet future reliability requirements. To surpass these limits, a new power module was designed using Cu clips as interconnects instead of Al wire bonds. This new design should improve the reliability of the module as it avoids wire bond fatigue failures, often the root cause of device failures. The counterpart for an improved reliability is a quite complicated internal structure. Indeed, the use of a Cu clip implies an additional solder layer in order to fix the clip to the die. The thermo-mechanical behavior and failure mechanisms of such a package under application have to be characterized. The present study takes advantage of numerical simulations to precisely analyze the behavior of each material layer under power cycling. Furthermore an experimental and numerical sensitivity study on tests parameters is conducted. Critical regions of the module are pointed out and critical combinations of tests parameters for different failure mechanisms are highlighted. Then a fracture mechanics analysis is performed and the crack growth at different locations is analyzed in function of different tests parameters. Results obtained enable the definition of lifetime prediction models.