Afin d’améliorer les performances électriques dans les circuits intégrés en 3D, une large modélisation électromagnétique et une caractérisation haute fréquence sont requises. Cela a pour but de quantifier et prédire les phénomènes de couplage par le substrat qui peuvent survenir dans ces circuits intégrés. Ces couplages sont principalement dus aux nombreuses interconnexions verticales par unité de volume qui traversent le silicium et que l’on nomme « Through Silicon Vias » (TSV).L’objectif de cette thèse est de proposer des règles d’optimisation des performances, à savoir la minimisation des effets de couplage par les substrats en RF. Pour cela, différentes configurations de structures de test utilisées pour analyser le couplage sont caractérisées.Les caractérisations sont effectuées sur un très large spectre de fréquence. Les paramètres d’analyse sont les épaisseurs du substrat, les architectures des vias traversant (diamètres, densités, types de barrières), ainsi que la nature des matériaux utilisés. Des modèles électriques permettant de prédire les phénomènes de couplage sont extraits. Différents outils pour l’analyse de ces effets, sont développés dans notre laboratoire. Parallèlement un important travail de modélisation 3D est mené de façon à confronter mesure et simulation et valider nos résultats. Des stratégies d’optimisation pour réduire ces phénomènes dans les circuits 3D ont été proposées, ce qui a permis de fournir de riches informations aux designers. / In order to improve the electrical performance in 3D integrated circuits, a large electromagnetic modeling and a high frequency characterization are required. This has for goal to quantifiy and predicts the substrate coupling phenomena that can occur in these integrated circuits. These couplings are mainly due to the numerous vertical interconnections existing in a small volume and passing through the silicon, and so called “Through Silicon Vias” (TSV). The objective of this thesis is to propose rules for electrical performance optimization, in order to minimize the coupling effects in RF substrates. For this reason, different test structures configurations used to analyze the coupling are characterized.The characterizations are performed on a very wide frequency spectrum. The analysis parameters are the thicknesses of the substrate, the TSV architectures (diameters, densities, types of barriers), and the nature of the used materials. Electrical models for predicting the coupling phenomena are extracted. Different tools for the analysis of these effects are developed in our laboratory. At the same time, a considerable amount of 3D modeling is conducted to compare measurements with simulations and validate our results. Optimization strategies to reduce coupling phenomena in 3D circuits have been proposed; this has provided a wealth of information to designers.

Ces dernières années ont vu l'émergence d'un nouveaux concept dans le domaine de la microélectronique pour répondre aux besoins grandissant en termes de performances et taille des puces et trouver une alternative au loi de Moore et de More than Moore qui atteignent leur limites. Il s'agit de l'intégration tridimensionnelle des circuits intégrés. Cette innovation de rupture repose sur l'empilement de puces aux fonctionnalités différentes et la transmission des signaux au travers des substrats de silicium via des TSV (via traversant le silicium). Très prometteurs en termes de bande passante et de puissance consommée devant les circuits 2D, les circuits intégrés 3D permettent aussi d'avoir des facteurs de forme plus agressifs. Des points clés par rapport aux applications en vogue sur le marché (téléphonie, appareils numériques) Un prototype nommé Wide I/O DRAM réalisé à ST et au Leti a démontré ses performances face à une puce classique POP (Package on Package), avec une bande passante multipliée par huit et une consommation divisée par deux. Cependant, l'intégration de plus en plus poussée, combinée à la montée en fréquence des circuits, soulève les problèmes des diaphonies entre les interconnexions TSV et les circuits intégrés, qui se manifestent par des perturbations dans le substrat. Ces TSV doivent pouvoir véhiculer des signaux agressifs sans perturber le fonctionnement de blocs logiques ou analogiques situés à proximité, sensibles aux perturbations substrat. Cette thèse a pour objectif d'évaluer ces niveaux de diaphonies sur une large gamme de fréquence (jusqu'à 40 GHz) entre le TSV et les transistors et d'apporter des solutions potentielles pour les réduire. Elle repose sur de la conception de structure de test 3D, leur caractérisation, la modélisation des mécanismes de couplage, et des simulations. / To improve performances of integrated circuits and decrease the technology cost, designers follow “Moore's law” and “Moore than Moore law”, respectively consisting in increasing the transistor density and integrating heterogeneous circuits. This two challenges to overcome leads to a new one: the improvement of the interconnect density. In 2D circuits, the pitch of the pads is still inaccurate compared to the strong component density. Wire bonding and bumps connecting the different chips (Processor, Memory, Logic…) are long and big, leading to RC delays, losses and electrical coupling. 3D integration is a promising strategy consisting in optimizing interconnects by processing TSVs, short and high-density-allowed connections crossing the silicon bulk involving an electrically efficient way to connect the chips. To achieve high performance and reliability in 3D IC, new design rules have to be investigated because of the specific electrical, mechanical and thermal constraints for 3D stacks. Works presented focus on the high frequency substrate noise generated by high speed signals transmitted along TSVs and its impact on sensitive circuits, such as Low Noise Amplifiers. This phenomenon is a major concern for 3D circuit design and yet still lack of extraction results due to experimental difficulties in extracting noise values in a complex 3D stack. The aim of the thesis was to characterize the coupling noise between TSV and MOS devices to understand involved phenomena and to propose solutions. To raise these objectives, we studied isolated TSV, coupled TSV, TSV to wells and MOS transistor coupling through multi-physics simulations, modeling, and measurement up to 40GHz according to polarization and frequency. Specific 3D radiofrequency test structures in 4 ports have been designed for experimental characterization.

Current trends in electronic industry, such as Internet of Things (IoT) and Cloud Computing call for high interconnect bandwidth, increased number of active devices and high IO count. Hence the integration of on silicon optical waveguides becomes an alternative approach to cope with the performance demands. The application and fabrication of horizontal (planar) and vertical (Through Silicon Vias - TSVs) optical waveguides are discussed here. Coupling elements are used to connect both waveguide structures. Two micro-structuring technologies for integration of coupling elements are investigated: μ-mirror fabrication by nanoimprint (i) and dicing technique (ii). Nanoimprint technology creates highly precise horizontal waveguides with polymer (refractive index nC = 1.56 at 650 nm) as core. The waveguide ends in reflecting facets aligned to the optical TSVs. To achieve Total Internal Reflection (TIR), SiO2 (nCl = 1.46) is used as cladding. TSVs (diameter 20-40μm in 200-380μm interposer) are realized by BOSCH process1, oxidation and SU-8 filling techniques. To carry out the imprint, first a silicon structure is etched using a special plasma etching process. A polymer stamp is then created from the silicon template. Using this polymer stamp, SU-8 is imprinted aligned to vertical TSVs over Si surface.Waveguide dicing is presented as a second technology to create coupling elements on polymer waveguides. The reflecting mirror is created by 45° V-shaped dicing blade. The goal of this work is to develop coupling elements to aid 3D optical interconnect network on silicon interposer, to facilitate the realization of the emerging technologies for the upcoming years.

The main objective of this research is to predict the wirelength, area, delay, and power of multi-granularity three-dimensional integrated circuits (3D ICs), to develop physical design methodologies and algorithms for the design of multi-granularity 3D ICs, and to investigate the impact of through-silicon vias (TSVs) on the quality of 3D ICs. This dissertation supports these objectives by addressing six research topics. The first pertains to analytical models that predict the interconnects of multi-granularity 3D ICs, and the second focuses on the development of analytical models of the capacitive coupling of TSVs. The third and the fourth topics present design methodologies and algorithms for the design of gate- and block-level 3D ICs, and the fifth topic pertains to the impact of TSVs on the quality of 3D ICs. The final topic addresses topography variation in 3D ICs. The first section of this dissertation presents TSV-aware interconnect prediction models for multi-granularity 3D ICs. As previous interconnect prediction models for 3D ICs did not take TSV area into account, they were not capable of predicting many important characteristics of 3D ICs related to TSVs. This section will present several previous interconnect prediction models that have been improved so that the area occupied by TSVs is taken into account. The new models show numerous important predictions such as the existence of the number of TSVs minimizing wirelength. The second section presents fast estimation of capacitive coupling of TSVs and wires. Since TSV-to-TSV and TSV-to-wire coupling capacitance is dependent on their relative locations, fast estimation of the coupling capacitance of a TSV is essential for the timing optimization of 3D ICs. Simulation results show that the analytical models presented in this section are sufficiently accurate for use at various design steps that require the computation of TSV capacitance. The third and fourth sections present design methodologies and algorithms for gate- and block-level 3D ICs. One of the biggest differences in the design of 2D and 3D ICs is that the latter requires TSV insertion. Since no widely-accepted design methodology designates when, where, and how TSVs are inserted, this work develops and presents several design methodologies for gate- and block-level 3D ICs and physical design algorithms supporting them. Simulation results based on GDSII-level layouts validate the design methodologies and present evidence of their effectiveness. The fifth section explores the impact of TSVs on the quality of 3D ICs. As TSVs become smaller, devices are shrinking, too. Since the relative size of TSVs and devices is more critical to the quality of 3D ICs than the absolute size of TSVs and devices, TSVs and devices should be taken into account in the study of the impact of TSVs on the quality of 3D ICs. In this section, current and future TSVs and devices are combined to produce 3D IC layouts and the impact of TSVs on the quality of 3D ICs is investigated. The final section investigates topography variation in 3D ICs. Since landing pads fabricated in the bottommost metal layer are attached to TSVs, they are larger than TSVs, so they could result in serious topography variation. Therefore, topography variation, especially in the bottommost metal layer, is investigated and two layout optimization techniques are applied to a global placement algorithm that minimizes the topography variation of the bottommost metal layer of 3D ICs.

A novel CVD copper process is described using two new copper CVD precursors, KI3 and KI5, for the fabrication of IC or TSV (Through Silicon Via) copper interconnects. The highly conformal CVD copper can provide seed layers for subsequent copper electroplating or can be used to directly fabricate the interconnect in one step. These new precursors are thermally stable yet chemically reactive under CVD conditions, growing copper films of exceptionally high purity at high growth rates. Their thermal stability can allow for elevated evaporation temperatures to generate the high precursor vapor pressures needed for deep penetration into high aspect ratio TSV vias. Using formic acid vapor as a reducing gas with KI5, copper films of > 99.99 atomic % purity were grown at 250°C on titanium nitride at a growth rate of > 1500 Å/min. Using tantalum nitride coated TSV type wafers, ~ 1700 Å of highly conformal copper was grown at 225°C into 32 μm × 5 μm trenches with good adhesion. With ruthenium barriers we were able to grow copper at 125°C at a rate of 20 Å/min to give a continuous ~ 300 Å copper film. In this respect, rapid low temperature CVD copper growth offers an alternative to the long cycle times associated with copper ALD which can contribute to copper agglomeration occurring. © 2008 Elsevier B.V.

This dissertation focuses on one of the most active research areas in the microelectronics industry: Thermo-mechanical reliability of 3-D interconnects containing through-silicon-vias (TSVs). This study constitutes two parts: 1. Thermal stress measurement on TSVs; 2. Analyses on thermo-mechanical reliability of TSVs. In the first part, a metrology for stress measurement of through-silicon-via (TSV) structures was developed using a bending beam technique. The bending curvature induced by the thermal expansion of a periodic array of Cu TSVs was measured during thermal cycles. The stress components in TSV structures were deduced combining the curvature measurement with a finite-element-analysis (FEA). Temperature-dependent thermal stresses in Cu TSVs and in Si matrix were derived. In the second part, the reliability issues induced by the thermal stresses of TSVs were analyzed from several aspects, including the carrier mobility change in transistors, the interfacial delamination of TSVs, and thermal stress interactions between TSVs. Among them, the mobility change in transistors was found to be sensitive to the normal stresses near the Si wafer surface. The surface area of a high mobility change was defined as the keep-out zone (KOZ) for transistors. FEA simulations were carried out to calculate the area of KOZ surrounding TSVs. The area of KOZ was found to be mainly determined by the channel direction of the transistor as a result of anisotropic piezoresistivity effects. FEA simulations also showed that the KOZ can be controlled by TSV geometry, material selection, etc. Interfacial delamination of TSVs was found to be mainly driven by a shear stress concentration at the TSV/Si interface. Crack driving force for TSV delamination was calculated using FEA simulations, which take into account the magnitude of thermal load, TSV geometry, TSV materials, etc. The results provided a design guideline to improve the TSV delamination problem. In the last, the stress interaction among TSV arrays was examined using a bi-TSV model. In the Cartesian coordinate system, thermal stresses can be intensified or suppressed between TSVs, depending on how TSVs are located. Further analyses suggested that the area of KOZ and the TSV-induced Si cracking can both be improved by optimizing the arrangement of the TSV arrays. / text

Les dictats de la course à la miniaturisation et à l'accroissement des performances suivit par les industriels de la microélectronique, se heurte aujourd'hui aux limites physiques, technologiques et économiques. Une alternative innovante pour dépasser ces inconvénients, réside en l'intégration tridimensionnelle de circuits intégrés. Cette technologie consiste à empiler verticalement différents niveaux de circuits aux fonctionnalités diverses. Elle ouvre la voie à des systèmes multifonctions ou hétérogènes, aux performances électriques bien meilleures que les circuits bidimensionnels existants. L'empilement de ces puces est réalisable par l'intermédiaire de vias traversant nommés " Though Silicon Via " (" TSV "), qui sont obtenus par la succession de différentes étapes technologiques, dont une d'entre elles consiste à réaliser par gravure plasma, des microcavités profondes à travers le silicium. Actuellement deux procédés de gravure plasma sont principalement utilisés pour la conception de " TSV ", le procédé Bosch et le procédé cryogénique, avec dans les deux cas des avantages et des inconvénients différents. L'objet de cette thèse s'inscrit dans le développement d'un procédé de gravure plasma innovant et alternatif à ceux actuellement utilisés, afin de limiter leurs inconvénients (rugosité de flancs, manque de contrôle des profils, basse température...). Dans cette logique deux procédés de gravure profonde ont été envisagés, exploitant les chimies de gravure SF6/O2/HBr et SF6/O2/HBr/SiF4. L'ensemble de l'étude vise à une meilleure compréhension des mécanismes de gravure et de passivation des cavités à fort facteur de forme grâce en particulier à l'exploitation des techniques d'analyse de surface par XPS.

La miniaturisation nécessaire à l'accroissement des performances des composants microélectroniques est en passe d'atteindre ses limites. Ainsi, une nouvelle approche dite " intégration 3D " semble prometteuse pour outrepasser les limitations observées. Cette nouvelle intégration consiste à empiler les différentes puces qui sont reliées entre elles par des vias appelées Through Silicon Vias (TSV). L'une des clés pour la réalisation de circuits en 3 dimensions est la métallisation des TSVs. Cette dernière nécessite les dépôts d'une barrière et d'une couche d'accroche qui sert à initier le remplissage par électrolyse. Ces travaux s'intéressent plus spécifiquement à la réalisation de la couche d'accroche et au remplissage des TSVs.La couche d'accroche est généralement déposée par pulvérisation, ce qui ne permet pas d'obtenir une couverture de marche satisfaisante pour la réalisation du remplissage. Cette étude propose une solution électrolytique appelée SLE (Seed Layer Enhancement) qui permet de restaurer la continuité de la couche d'accroche déposée par PVD. L'application de ce procédé associé à un traitement de désoxydation de la surface permet l'optimisation de la nucléation du cuivre et donc la réalisation d'une couche de cuivre continue et conforme. Le procédé SLE a été intégré à la séquence de métallisation et a démontré sa capacité à initier un remplissage superconforme. De plus, des tests électriques ont confirmé l'efficacité du procédé SLE une fois intégré. Ces expériences ont ouvert la voie à l'étude du dépôt électrolytique de cuivre direct sur la barrière à la diffusion du cuivre, c'est le procédé Direct On Barrier. Les premiers résultats ont permis de démontrer la possibilité de déposer une couche de cuivre conforme sur des barrières résistives. Le second volet de ces travaux s'intéresse au remplissage par électrolyse des TSVs. Dans ce but, deux électrolytes (d'ancienne et de nouvelle génération) ont été considérés. L'effet des additifs sur le dépôt et leurs actions sur le remplissage superconforme ont été étudiés par voltampérométrie et chronopotentiométrie pour chacune des solutions. Ces analyses ont permis de monter deux mécanismes de remplissage différents principalement dû à l'action de l'additif inhibiteur durant l'électrolyse. Contrairement au cas de l'électrolyte d'ancienne génération inspiré des procédés pour le damascène, l'inhibiteur de l'électrolyte de nouvelle génération s'adsorbe fortement et irréversiblement à la surface du cuivre. Il bloque efficacement la croissance sur les flancs et le haut des TSVs, sans toutefois pouvoir contrarier l'action de l'accélérateur en fond de motif.

Avec l'augmentation de la densité de fonctionnalités dans les différents circuits intégrés nous entourant, l'intégration 3D (empilement des puces) devient incontournable. L'un des point-clés d'une telle intégration est la métallisation des vias traversant (TSV, Through Silicon Via) reliant deux puces entre-elles : ces TSV ont des facteurs de forme de plus en plus agressifs, pouvant dépasser 20. Les dépôts des couches barrière à la diffusion du cuivre et d'accroche pour le dépôt électrolytique du cuivre étant actuellement réalisées par dépôt physique en phase vapeur, ceux-ci sont limités en termes de conformité et de facteur de forme. Le travail de cette thèse porte sur le développement du dépôt de couches atomiques (ALD, Atomic Layer Deposition) de cuivre et de nitrure de tantale afin de résoudre les problèmes énoncés lors de la métallisation de TSV. Les précurseurs de cuivre étant actuellement mal connus, différents précurseurs ont été dans un premier temps évalués, afin de sélectionner celui répondant au cahier des charges précis de notre étude. Nous nous sommes par la suite attachés à l'étudier selon deux axes : d'abord en examinant ses propriétés thermodynamiques afin de mieux appréhender les réactions de dépôt, puis lors d'élaboration de films de cuivre sur différents substrats et à différentes conditions afin d'optimiser le procédé d'élaboration de films mince de cuivre. Dans un second temps, nous nous sommes attachés à l'étude d'un précurseur de tantale pour la réalisation de couches barrière à la diffusion. Celui-ci a été étudié en ALD, afin de proposer à l'industrie microélectronique un procédé de dépôt de couches barrière et d'accroche optimisé. Pour finir, nous avons vérifié que l'ALD permet le dépôt conforme dans des TSV à haut facteur de forme, et que les films obtenus ont les propriétés correspondant au cahier des charges de l'industrie la microélectronique.

Předložená diplomová práce se zabývá korelativním přístupem multimodální analýzy struktur prokovování s různým rozlišením. Výzkum je součástí mezinárodního projektu týkajícího se charakterizace poruch zmíněných struktur, které jsou implementovány v polovodičových zařízeních. Kombinace korelativní mikroskopie a tomografie technikami NanoXCT, FIB-SEM (EDS), FIB-SIMS a AFM byla navržena k zavedení opakovatelného pracovního postupu. Tomografie fokusovaným iontovým svazkem je metoda přesného odprašování v řezech, která mimo jiné v každém průřezu získává cenné snímky s vysokým rozlišením (FIB-SEM) nebo mapy chemického složení (FIB-SIMS). Následující transformace obrazu umožňuje identifikaci defektů jako funkci hloubky ve struktuře. Práce dále věnuje pozornost metodám sjednocení obrazů za účelem optimální prezentace získaných dat.