Cette thèse présente tout d'abord le travail effectué sur la modélisation non-linéaire et en bruit d'amplificateurs micro-ondes appliquée à la conception d'oscillateurs à très haute pureté spectrale. Les composants actifs faisant l'objet d'une caractérisation en bruit en régime nonlin éaire et d'une optimisation en bruit de phase, sont des transistors SiGe. Le but de ce travail est principalement de comprendre comment modéliser le bruit dans ces transistors en fonctionnement non-linéaire afin de calculer de fa¸con précise le niveau de bruit de phase des amplificateurs utilisés dans une boucle d'oscillation. Cette modélisation fine nous permet de concevoir un amplificateur en bande X présentant une performance en bruit de phase très intéressante pour une application d'oscillateur. De plus, la topologie utilisée pour cet amplificateur est des plus simples car n'utilisant que deux transistors en cascade. Nous obtenons ainsi un très bon compromis gain/bruit de phase. Un autre problème concerne l'application de ces mêmes techniques de caractérisation et de modélisation aux résonateurs FBAR et SMR. Ces résonateurs sont utilisés depuis peu pour la réalisation de sources hyperfréquences intégrées de grande qualité. Ils apportent cependant leur propre contribution de bruit au système, et doivent faire l'objet d'une approche de modélisation non-linéaire et en bruit. Ce manuscrit de thèse présente tout d'abord les différentes techniques de mesure de bruit des composants actifs, qu'il s'agisse de transistors ou encore de résonateurs intégrés. Il décrit ensuite des techniques de modélisation de composants en régime non-linéaire, incluant les sources de bruit. La conception et l'optimisation d'un amplificateur à faible bruit de phase est ensuite détaillée. Cet amplificateur en technologie hybride présente une excellente performance en bruit de phase pour une consommation réduite. Enfin, les techniques de mesures et de modélisation précédemment décrites sont appliquées aux résonat eurs SMR et FBAR afin d'extraire leur contributions en bruit, ainsi qu'un modèle non-linéaire et en bruit de ces composants. Ce travail démontre ainsi la faisabilité d'une modélisation fine du bruit en régime nonlin éaire. Celle-ci peut être très utile pour concevoir et optimiser des circuits destinés à être intégrés dans des sources stables ou ultrastables, que ce soit pour des applications tempsfr équence pour lesquelles une très haute pureté spectrale est nécessaire, ou pour des applications MMIC où la pureté spectrale et le fort niveau d'intégration doivent être obtenu simultanément.

Les travaux effectués au cours de cette thèse visent à développer des structures de protections contre les décharges électrostatiques (ESD) adaptées aux Entrées/Sorties hautes tensions (40V100V) dans le cadre d'applications automobiles et Ethernet. Pour satisfaire ce type de spécification, caractérisé par une fenêtre de conception ESD étroite, la protection doit présenter une caractéristique électrique à faible repliement, ou sans repliement, une tension de fonctionnement élevée et une résistance à l'état passant (RON) faible. De plus, la robustesse ESD requise est d'au moins 2kV HBM (Human Body Model) et peut atteindre 8kV. Le transistor bipolaire autopolarisé a été retenu comme composant de base des protections développées, en raison de ses bonnes propriétés en termes de robustesse et de RON. Dans un premier temps, nous avons mené une étude théorique approfondie dans l'optique de déterminer les paramètres contrôlant son déclenchement et son comportement à l'état passant, sous l'effet des fortes densités de courant et des températures élevées induites par les ESD. En particulier, un nouveau modèle a été établi lorsque la diminution du rapport d'injection en forte injection conduit à de très faibles valeurs. Des règles de dessin adaptées aux spécifications visées ont ainsi pu être définies. Dans ce travail, nous proposons différentes solutions permettant de répondre aux exigences de protection des Entrées/Sorties hautes tensions. Ainsi, quatre types de protections innovantes ont été développés : des transistors bipolaires PNP dont le RON est optimisé, des structures couplant un transistor PNP latéral avec une diode verticale, un transistor NPN dont le gain est fortement dégradé afin d'augmenter la tension de fonctionnement et des transistors NPN avec une région flottante dans la base ou dans le collecteur. Dans chaque cas, en s'appuyant sur l'analyse des mécanismes physiques à l'aide de la simulation physique 2D, nous avons défini les stratégies d'optimisation appr opriées. Les résultats obtenus permettent de diviser par deux la surface des protections par rapport à la solution classique de mise en série de plusieurs protections basses tensions.

Ces travaux traitent de la réalisation d’un prototype d’interrupteur monolithique bidirectionnel à base de transistor bipolaire. A terme, l’objectif est de développer un interrupteur intelligent à faible perte, complètement intégrable dans l’habitat. Nous nous intéressons d’abord aux composants bidirectionnels existants. Nous présentons ensuite deux transistors bipolaires bidirectionnels. Le premier à base large, de fabrication aisée. Le second, symétrique, latéral, sur substrat SOI, à base fine, verticale, autoprotégée, très novateur. Nous les comparons et optons pour le transistor latéral à base fine, puis discutons les différentes étapes de sa fabrication et montrons qu’elle constitue un véritable challenge. Ensuite, nous détaillons une méthodologie analytique 1D permettant de déterminer les éléments clefs de fabrication de la partie active du transistor. L’étude est validée par des simulations 2D numériques par éléments finis. Nous continuons par une réflexion sur la périphérie du composant et sa métallisation. Nous détaillons les variantes de réalisation envisagées et montrons que ce composant est robuste vis-à-vis des désalignements entre les masques lors de la fabrication. Finalement, nous caractérisons les transistors fabriqués. Initialement le dispositif est parasité par des effets de ségrégation des dopants aux interfaces SiO2 / Si. Nous expliquons qu’il est possible de contrecarrer ces effets, pour finalement valider le concept de transistor bipolaire symétrique latéral sur substrat SOI, à base fine, verticale, autoprotégée. / This study deals with the realization of a prototype of a low losses monolithic bidirectional switch. It is based on a SOI symmetrical and lateral bipolar transistor with a thin, vertical and shielded base. The goal is to produce a switch which can be integrated to smart electronics functions. First, we compare the existing bidirectional solutions. We then introduce two bidirectional bipolar transistors: one with a wide base, easy to realize, and the other one, patented, symmetrical and lateral, using a SOI substrate, with a thin, vertical and shielded base. We compare these two devices and choose the novel and patented lateral bipolar transistor. We then discuss the challenge of its fabrication. We then detail a 1D analytical methodology allowing to define rapidly the key steps of the active area transistor realization. The study is then confirmed by finite element 2D numerical simulations (Sentaurus). Next, we discuss the periphery and metallization of the device. We detail the variant of process introduced. We finally show that this component is robust to masks misaligning during its fabrication. To the end, the transistors are realized and analyzed. We show that, initially, the segregation of dopants at SiO2 / Si interfaces implies a parasiting canal in parallel of the transistor. We then explain how to reduce these parasiting effects, to finally validate the concept of a symmetrical and lateral bipolar transistor on a SOI substrate, with a thin, vertical, shielded base.

Les transistors rapides actuels présentent un retard lorsqu’ils fonctionnent à très hautes fréquences ou en régime transitoire rapide. Cet effet est appelé effet non quasi-statique (NQS). Dans cette thèse, l’effet NQS est analysé de manière concise de façon à être directement implanté dans les modèles de composant pour les bibliothèques de circuit en utilisant le langage standard VerilogA. Les mécanismes physiques à la base de l’effet NQS sont évalués dans le domaine de fonctionnement petit signal et les résultats sont comparés aux travaux déjà publiés. S’agissant du modèle standard bipolaire HICUM, les effets NQS latéraux et verticaux sont examinés séparément à partir du même modèle, en régime de fonctionnement transitoire et fréquentiel grâce à un sous-circuit dédié au calcul de la phase du signal. A partir de ce sous-circuit, la modélisation compacte avec HICUM est comparée aux données issues de mesures et issues de simulation amont. Enfin, un nouveau sous-circuit calculant l’excès de phase est proposé pour prendre mieux en compte les effets non quasi-statiques dans les transistors bipolaires. / Modern high speed (RF) transistors encounter certain delay while operated at high frequency or under fast transient condition. This effect is named as Non Quasi Static (NQS) effect. In the current work, NQS effect is analyzed in a concise manner so that it can be readily implemented in a compact model using the VerilogA description language. The basic physics behind this effect is investigated in small signal domain and the results are compared with the published work. In popular bipolar model HICUM lateral and vertical NQS are examined separately and uses the same model for both transient and AC operation which requires an additional minimum phase type sub circuit. Compact modeling with HICUM model is performed in both measurement and device simulated data. At last, an improved excess phase circuit is proposed to model the NQS effect.

La théorie, la conception, l'optimisation et la caractérisation d'amplificateurs distribués en technologie TBDH InP 0,7 µm, pour les systèmes de communications optiques à 100 Gbit/s, sont présentés. Nous montrons comment l'exploitation adaptée du concept d'amplificateur distribué avec une technologie de transistors bipolaires à produit vitesse-amplitude élevé a permis la réalisation d'un driver de modulateur électro-optique fournissant une amplitude différentielle d'attaque de 6,2 et 5,9 Vpp, à 100 et 112 Gbit/s, respectivement, avec une qualité de signal élevée. Ce circuit établit ainsi le record de produit vitesse-amplitude à 660 Gbit/s.V sur tranche et 575 Gbit/s.V en module hyperfréquence. Dans le cadre du projet Européen POLYSYS, il a été associé à un laser accordable et un modulateur pour la réalisation d'un module transmetteur optoélectronique compact, démontrant des performances avançant l'état de l'art des communications optiques courtes distances à 100 Gbit/s. / The theory, design, optimisation and characterisation of distributed amplifiers in 0.7-µm InP DHBT technology, for 100-Gbit/s optical communication systems, are presented. We show how the appropriate implementation of the distributed amplifier concept in a bipolar transistors technology with high swing-speed product has enabled the realisation of an electro-optic modulator driver with 6.2- and 5.9-Vpp differential driving amplitude at 100 and 112 Gb/s, respectively, with a high signal quality. This circuit thus establishes the swing-speed product record at 660 Gb/s.V on wafer and at 575 Gb/s.V in a microwave module. In the frame of the European project POLYSYS, it has been co-packaged with a tunable laser and a modulator to realise a compact optoelectronic transmitter module, which has demonstrated performances advancing the state of the art of short reach 100-Gb/s optical communications.

Pour le développement des convertisseurs d’électronique de puissance, la simulation en temps réel joue un rôle essentiel dans la validation des performances des convertisseurs et de leur contrôle avant leur réalisation. Cela permet de simuler et reproduire avec précision les formes d’ondes des courants et tensions des convertisseurs de puissance modélisés avec un pas de temps de simulation correspondant exactement au temps physique. Les circuits d’électronique de puissance sont caractérisés par le comportement non linéaire des interrupteurs. Par conséquent, les représentations des dispositifs de commutation sont cruciales dans la simulation en temps réel. Le modèle au niveau système est largement utilisé dans les simulateurs temps réel du commerce et les plates-formes expérimentales, qui modélisent les comportements des interrupteurspar deux états stationnaires distincts - passant et bloqué - et négligent tous les phénomènes transitoires. Ces dernières années, la simulation temps réel au niveau du composant est devenue populaire car elle permet de simuler les formes d'onde de commutation transitoires et de fournir des informations utiles concernant les contraintes sur les interrupteurs , les pertes, les effets parasites et les comportements électrothermiques. Néanmoins, la simulation temps réel au niveau du composant est contrainte par le pas de temps transitoire réalisable en raison des quantités de calcul accrues introduites par la non-linéarité du modèle de commutation.Afin d'intégrer le modèle au niveau du composant dans la simulation en temps réel, cette thèse porte sur l'exploration approfondie des techniques de modélisation et de simulation en temps réel au niveau composantdes convertisseurs d’électronique de puissance. Les techniques de simulation en temps réel les plus récentes sont d’abord examinées de manière exhaustive, tant au niveau du système que du composant. En outre, deux approches de modélisation au niveau du composant sont proposées, à savoir le modèle haute résolution quasi-transitoire (HRQT) et le modèle transitoire linéaire par morceaux (PLT). Dans le modèle HRQT, le modèle de réseau est implémenté par une simulation au niveau système tout en générant les formes d'onde de commutation transitoires avec une résolution de 5 ns, ce qui permet de simuler le convertisseur de puissance avec des transitoires rapides jusqu'à des dizaines de nanosecondes. Compte tenu des effets des transitoires sur l’ensemble du réseau, les modèles non linéaires des IGBT et diodes sont linéarisés par morceaux dans le modèle PLT. À l'aide de techniques efficaces de découplage de circuits, le modèle du convertisseur de puissance au niveau composant peut être simulé de manière stable avec un pas de temps de simulation global de 50 ns. Les deux modèles proposés sont testés et validés via différents cas sur une plate-forme temps réel de National Instruments basée sur un FPGA, comprenant un convertisseur boost boosté entrelacé (FIBC) pour le modèle HRQT, un convertisseur DC-DC-AC pour le modèle PLT et un convertisseur modulaire à plusieurs niveaux (MMC) pour les deux. Des résultats précis sont produits par rapport aux outils de simulation hors ligne. L'efficacité et les valeurs d'application sont également vérifiées par les résultats d’essais en temps réel. / In the development cycles of the power electronics converters, the real-time simulation plays an essential role in validating the converters’ and the controllers’ performances before their implementations on real systems. It can simulate and reproduce the current and voltage waveforms of the modeled power electronics converters accurately with a simulation time-step exactly corresponding to the physical time. The power electronics circuits are characterized by nonlinear switching behaviors. Therefore, the representations of switching devices are crucial in real-time simulation. The system-level model is widely used in both commercial real-time simulators and the experimentally built real-time platforms, which models the switching behaviors by two separate steady states – turn-on and turn-off, and neglects all the switching transients. In recent years, the device-level real-time simulation has become popular since it can simulate the transient switching waveforms and provide useful information with regard to the device stresses, the power losses, the parasitic effects, and electro-thermal behaviors. Nevertheless, the device-level real-time simulation is constrained by the achievable transient time-step due to the increased computational amounts introduced by the nonlinearity of the switch model.In order to integrate the device-level model in the real-time simulation, in this thesis, the device-level real-time modeling and simulation techniques of the power electronics converters are deeply explored. The state-of-art real-time simulation techniques are firstly reviewed comprehensively with regard to both system-level and device-level. Moreover, two device-level modeling approaches are proposed, including high- resolution quasi-transient model (HRQT) and the piecewise linear transient (PLT) model. In HRQT model, the network model can be implemented by system-level simulation while generating the transient switching waveforms with a 5 ns resolution, which is good at simulating the power converter with fast switching transients down to tens of nanoseconds. Considering the effects of the transient behaviors on the entire network, the PLT model is proposed by piecewise linearizing the nonlinear IGBT and diode equivalent models. With the help of effective circuit decoupling techniques, the device-level power converter model can be simulated stably with a 50 ns global simulation time-step. The proposed two models are tested and validated via different case studies on National Instruments (NI) FPGA-based real-time platform, including floating interleaved boost converter (FIBC) for HRQT model, DC-DC-AC converter for PLT model, and modular multi-level converter (MMC) for the both. Accurate results are produced compared to offline simulation tools. The effectiveness and the application values are further verified by the results of the real-time experiments.

Les études qui seront présentées dans le cadre de cette thèse portent sur le développement et l’optimisation des techniques pour la modélisation compacte des transistors bipolaires à hétérojonction (TBH). Ce type de modélisation est à la base du développement des bibliothèques de composants qu’utilisent les concepteurs lors de la phase de simulation des circuits intégrés. Le but d’une technologie BiCMOS est de pouvoir combiner deux procédés technologiques différents sur une seule et même puce. En plus de limiter le nombre de composants externes, cela permet également une meilleure gestion de la consommation dans les différents blocs digitaux, analogiques et RF. Les applications dites rapides peuvent ainsi profiter du meilleur des composants bipolaires et des transistors CMOS. Le défi est d’autant plus critique dans le cas des applications analogiques/RF puisqu’il est nécessaire de diminuer la puissance consommée tout en maintenant des fréquences de fonctionnement des transistors très élevées. Disposer de modèles compacts précis des transistors utilisés est donc primordial lors de la conception des circuits utilisés pour les applications analogiques et mixtes. Cette précision implique une étude sur un large domaine de tensions d’utilisation et de températures de fonctionnement. De plus, en allant vers des nœuds technologiques de plus en plus avancés, des nouveaux effets physiques se manifestent et doivent être pris en compte dans les équations du modèle. Les règles d’échelle des technologies plus matures doivent ainsi être réexaminées en se basant sur la physique du dispositif. Cette thèse a pour but d’évaluer la faisabilité d’une offre de modèle compact dédiée à la technologie avancée SiGe TBH de chez ST Microelectronics. Le modèle du transistor bipolaire SiGe TBH est présenté en se basant sur le modèle compact récent HICUMversion L2.3x. Grâce aux lois d’échelle introduites et basées sur le dessin même des dimensions du transistor, une simulation précise du comportement électrique et thermique a pu être démontrée.Ceci a été rendu possible grâce à l’utilisation et à l’amélioration des routines et méthodes d’extraction des paramètres du modèle. C’est particulièrement le cas pour la détermination des éléments parasites extrinsèques (résistances et capacités) ainsi que celle du transistor intrinsèque. Finalement, les différentes étapes d’extraction et les méthodes sont présentées, et ont été vérifiées par l’extraction de bibliothèques SPICE sur le TBH NPN Haute-Vitesse de la technologie BiCMOS avancée du noeud 55nm, avec des fréquences de fonctionnement atteignant 320/370GHz de fT = fmax. / The aim of BiCMOS technology is to combine two different process technologies intoa single chip, reducing the number of external components and optimizing power consumptionfor RF, analog and digital parts in one single package. Given the respectivestrengths of HBT and CMOS devices, especially high speed applications benefit fromadvanced BiCMOS processes, that integrate two different technologies.For analog mixed-signal RF and microwave circuitry, the push towards lower powerand higher speed imposes requirements and presents challenges not faced by digitalcircuit designs. Accurate compact device models, predicting device behaviour undera variety of bias as well as ambient temperatures, are crucial for the development oflarge scale circuits and create advanced designs with first-pass success.As technology advances, these models have to cover an increasing number of physicaleffects and model equations have to be continuously re-evaluated and adapted. Likewiseprocess scaling has to be verified and reflected by scaling laws, which are closelyrelated to device physics.This thesis examines the suitability of the model formulation for applicability to production-ready SiGe HBT processes. A derivation of the most recent model formulationimplemented in HICUM version L2.3x, is followed by simulation studies, whichconfirm their agreement with electrical characteristics of high-speed devices. Thefundamental geometry scaling laws, as implemented in the custom-developed modellibrary, are described in detail with a strong link to the specific device architecture.In order to correctly determine the respective model parameters, newly developed andexisting extraction routines have been exercised with recent HBT technology generationsand benchmarked by means of numerical device simulation, where applicable.Especially the extraction of extrinsic elements such as series resistances and parasiticcapacitances were improved along with the substrate network.The extraction steps and methods required to obtain a fully scalable model library wereexercised and presented using measured data from a recent industry-leading 55nmSiGe BiCMOS process, reaching switching speeds in excess of 300GHz. Finally theextracted model card was verified for the respective technology.

Ce manuscrit présente l'intégration conjointe d'un banc de mesure de bruit de phase et de résonateurs BAW sur lesquels doit s'effectuer la mesure. Une tendance actuelle vise à intégrer à côté de systèmes plus ou moins complexes, des circuits permettant d'en faciliter les tests. L'intégration du banc de mesure de bruit de phase permet de nous affranchir des contraintes provenant de la mesure externe sous pointes et du coût élevé associé. L'intégration simultanée des circuits de tests avec les systèmes à mesurer, permet également d'exploiter pleinement les possibilités d'appariement de composants disponibles sur un même substrat. Ce type de mesure On-Chip simplifie considérablement la procédure de test, en minimisant l'utilisation de matériel de mesure externe encombrant et de coût élevé. Elle évite aussi les dispersions inhérentes à l'utilisation de composants discrets externes, offrant la possibilité de suivre facilement l'évolution des caractéristiques du système, soit dans le temps, soit après divers types de dégradations. Cette mesure intégrée conduit naturellement à la conception de circuits autotestables, et donc autoreconfigurables. Notre travail de thèse a consisté à définir l'architecture, ainsi que le dimensionnement des différents éléments du banc de mesure, en fonction de la précision de mesure souhaitée. Nous avons montrer qu'un système d'instrumentation performant peut s'intégrer dans une technologie SiGe standard.

L'objectif principal de cette thèse est de proposer et d'évaluer une nouvelle architecture de Transistor Bipolaire à Héterojonction (TBH) Si/SiGe s’affranchissant des limitations de l'architecture conventionnelle DPSA-SEG (Double-Polysilicium Self-Aligned, Selective Epitaxial Growth) utilisée dans la technologie 55 nm Si/SiGe BiCMOS (BiCMOS055) de STMicroelectronics. Cette nouvelle architecture est conçue pour être compatible avec la technologie 28-nm FD-SOI (Fully Depleted Si-licon On Insulator), avec pour objectif d'atteindre la performance de 400 GHz de fT et 600 GHz de fMAX dans ce noeud. Pour atteindre cet objectif ambitieux, plusieurs études complémentaires ont été menées: 1/ l'exploration et la comparaison de différentes architectures de TBH SiGe, 2/ l'étalonnage TCAD en BiCMOS055, 3/ l'étude du budget thermique induit par la fabrication des technologies BiCMOS, et finalement 4/ l'étude d'une architecture innovante et son optimisation. Les procédés de fabrication ainsi que les modèles physiques (comprenant le rétrécissement de la bande interdite, la vitesse de saturation, la mobilité à fort champ, la recombinaison SRH, l'ionisation par impact, la résistance distribuée de l'émetteur, l'auto-échauffement ainsi que l’effet tunnel induit par piégeage des électrons), ont été étalonnés dans la technologie BiCMOS055. L'étude de l’impact du budget thermique sur les performances des TBH SiGe dans des noeuds CMOS avancés (jusqu’au 14 nm) montre que le fT maximum peut atteindre 370 GHz dans une prochaine génération où les profils verticaux du BiCMOS055 seraient ‘simplement’ adaptés à l’optimisation du budget thermique total. Enfin, l'architecture TBH SiGe EXBIC, prenant son nom d’une base extrinsèque épitaxiale isolée du collecteur, est choisie comme la candidate la plus prometteuse pour la prochaine génération de TBH dans une technologie BiCMOS FD-SOI dans un noeud 28 nm. L'optimisation en TCAD de cette architecture résulte en des performances électriques remarquables telles que 470 GHz fT et 870 GHz fMAX dans ce noeud technologique. / The ultimate objective of this thesis is to propose and evaluate a novel SiGe HBT architec-ture overcoming the limitation of the conventional Double-Polysilicon Self-Aligned (DPSA) archi-tecture using Selective Epitaxial Growth (SEG). This architecture is designed to be compatible with the 28-nm Fully Depleted (FD) Silicon On Insulator (SOI) CMOS with a purpose to reach the objec-tive of 400 GHz fT and 600 GHz fMAX performance in this node. In order to achieve this ambitious objective, several studies, including the exploration and comparison of different SiGe HBT architec-tures, 55-nm Si/SiGe BiCMOS TCAD calibration, Si/SiGe BiCMOS thermal budget study, investi-gating a novel architecture and its optimization, have been carried out. Both, the fabrication process and physical device models (incl. band gap narrowing, saturation velocity, high-field mobility, SRH recombination, impact ionization, distributed emitter resistance, self-heating and trap-assisted tunnel-ing, as well as band-to-band tunneling), have been calibrated in the 55-nm Si/SiGe BiCMOS tech-nology. Furthermore, investigations done on process thermal budget reduction show that a 370 GHz fT SiGe HBT can be achieved in 55nm assuming the modification of few process steps and the tuning of the bipolar vertical profile. Finally, the Fully Self-Aligned (FSA) SiGe HBT architecture using Selective Epitaxial Growth (SEG) and featuring an Epitaxial eXtrinsic Base Isolated from the Collector (EXBIC) is chosen as the most promising candidate for the 28-nm FD-SOI BiCMOS genera-tion. The optimization of this architecture results in interesting electrical performances such as 470 GHz fT and 870 GHz fMAX in this technology node.

Ce travail de thèse s’inscrit dans le cadre d’un projet Français « VéLo » qui est une collaboration entre l’industriel STMicroelectronics et plusieurs laboratoires dont les laboratoires IMS-bordeaux et LAAS. Le but du projet est de concevoir un prototype de radar anticollision millimétrique. Dans ce travail un synthétiseur de fréquence est implémenté. Ce dernier sera intégré dans la chaine de réception du démonstrateur. Une étude bibliographique des architectures classiques de système de radiocommunication a été réalisée. Des exemples d’architectures rencontrées dans le domaine millimétrique ont été étudiés.L’objet principal de cette thèse est l’étude des oscillateurs synchronisés par injection ILO. L’objectif est de réaliser un oscillateur verrouillé par injection qui sera piloté par un oscillateur de fréquence plus basse possédant des caractéristiques de stabilité et de bruit meilleures.Dans ce travail de thèse, le mécanisme de verrouillage des oscillateurs par injection a été décrit. Un modèle de synchronisation par injection série, basé sur la théorie de Huntoon Weiss et inspiré du travail de Badets réalisé sur les oscillateurs synchrones verrouillés par injection parallèle, est proposé. La théorie établie a permis d’exprimer la plage de synchronisation en fonction de la topologie utilisée et des composants de la structure. La validité de la théorie a été évaluée par la simulation de la structure. Les résultats présentés montrent une bonne concordance entre la simulation et la théorie et permettent de valider le principe de synchronisation par injection. La faisabilité de l’intégration d’un ILO millimétrique synchronisé par l’harmonique d’un signal de référence de fréquence plus basse a été démontrée expérimentalement. Le synthétiseur de fréquence est réalisé en technologie BiCMOS 130nm pour des applications millimétriques de STMicroelectronics. Ce dernier opère dans une plage de 2GHz autour de la fréquence 82,5GHz. Les performances en bruit du synthétiseur sont satisfaisantes. Le bruit de phase de l’ILO recopie celui du signal injecté. Les équipements de mesures utilisés, le bruit de phase de l’oscillateur atteint des valeurs inférieures à -110dBc/Hz à 1MHz de la porteuse. / This thesis is a part of a French project "VELO". The project is collaboration between STMicroelectronics and several laboratories including IMS-Bordeaux and LAAS laboratories. The aim of this project is to achieve a prototype of millimeter anti-collision radar. In this work a frequency synthesizer is implemented. This circuit will be incorporated in the reception chain of the demonstrator. A bibliographical study of classical architecture was completed. Examples of architectures encountered in the millimeter frequency range have been studied. The purpose of this thesis is to study the phenomena of synchronization in oscillators. The objective is to design an injection locked oscillator ILO driven by another oscillator, the second oscillator operates at lower frequency and offers better stability and noise characteristics.In this thesis, the injection locking mechanism of the oscillators has been described. A model of synchronization by series injection is proposed. The model is based on the theory of Huntoon and Weiss and inspired by Badets’ work performed on parallel injection. The theory expresses the synchronized frequency range depending on the used topology and the values of the components. The validity of the theory was evaluated by simulation. The results show good agreement between simulation and theory and validate the principle of synchronization by injection.The feasibility of a millimeter ILO synchronized by the harmonic of a reference signal operating at lower frequency has been demonstrated experimentally. The synthesizer was implemented in BiCMOS technology for 130nm applications millimeter of STMicroelectronics. The oscillator operates at 82.5 GHz and performs a frequency range of 2GHz. The noise performance of the synthesizer is satisfactory. The phase noise of the ILO depends on the reference phase noise, and reaches values of -110dBc/Hz at 1MHz from the carrier frequency.