Nous introduisons une nouvelle approche non-paramétrique, par noyaux associés discrets, pour les données de dénombrement. Pour cela, nous définissons la notion de noyaux associés discrets à partir d'une loi de probabilité discrète donnée et nous étudions leurs propriétés. De là, nous construisons l'estimateur à noyau discret lequel est l'analogue de certains estimateurs à noyau continu de cette dernière décennie. Nous examinons ses propriétés fondamentales ; en particulier, nous montrons la convergence ponctuelle en moyenne quadratique de l'estimateur. Le choix de fenêtre du lissage discret s'effectue essentiellement par validation croisée et excès de zéros. Nous étudions également le comportement des lois classiques de dénombrement comme noyau associé, par exemple, Poisson, binomiale et binomiale négative. Ainsi, il s'est révélé nécessaire de construire une nouvelle famille de lois discrètes dites triangulaires pour servir de noyaux associés symétriques. Cette méthode des noyaux associés discrets est utilisée dans l'estimation semi-paramétrique des distributions de données de dénombrement, ainsi que pour la régression non-paramétrique sur une variable explicative de dénombrement. Tout au long de ce travail, nous illustrons les résultats à travers des simulations et des jeux de données réelles. Dans le cas d'échantillons de tailles petites et modérées, l'importance et les très bonnes performances des noyaux associés discrets sont mises en évidence, en comparaison avec le noyau du type Dirac et parfois les noyaux continus.

La gestion forestière doit être envisagée de manière « durable » et « intégrée ». Durable parce qu'elle doit assurer l'amélioration de toutes les potentialités et le maintien de la pérennité des écosystèmes qu'elle renferme. Intégrée parce qu'elle doit être en mesure de satisfaire plusieurs objectifs relevant de la « multifonctionnalité » des forêts. Ainsi, les gestionnaires doivent non seulement mettre en œuvre une véritable stratégie reposant sur l'analyse de toutes les potentialités de la forêt, mais aussi concevoir des scénarios à soumettre à une concertation aussi large que possible entre acteurs revendiquant un droit de regard sur la gestion de ce qu'ils considèrent comme un patrimoine commun [écologique, économique, social,

Le contexte général de cette thèse se situe dans le domaine de la synthèse RTL (Register Transfer Level). Une spécification initiale en termes de transferts de registres décrite dans un langage de haut niveau (VHDL, Verilog) définit l'ordre des opérations. A partir de cette spécification, le système de synthèse RTL génère une description structurelle fonctionnellement équivalente interconnectant des portes de base et des macro blocs de la cible technologique. Le langage de description considéré ici est le langage VHDL standardisé par le groupe IEEE en 1987. Ce choix est justifié par une étude comparative entre différents langages. Les principales caractéristiques du langage VHDL ainsi que les améliorations apportées par la nouvelle norme de 1992 sont évoquées. Dans une seconde partie, les limitations du langage VHDL pour son utilisation en synthèse et le flot de conception à partir d'une spécification RTL sont présentés. Plusieurs modèles VHDL d'éléments simples et de macro blocs sont décrits pour la synthèse. Le flot général de conception utilisant ces macro blocs est analysé et détaillé pour deux cas pratiques: l'utilisation des générateurs XBLOX de Xilinx et ACTgen d'Actel dans le logiciel de synthèse ASYL+. La dernière partie s'attache plus précisément à la modélisation d'éléments de bibliothèques en vue de leur utilisation en synthèse. Un format de bibliothèque, permettant de décrire tout aussi bien des portes simples que des macro blocs, est défini. Le nouveau format de bibliothèque standard VITAL est analysé ainsi que ses perspectives d'utilisation en simulation et en synthèse. La norme LPM qui définit un ensemble d'éléments standards indépendants de la technologie est également présentée. Cette dernière partie a conduit à la définition d'un nouveau flot de synthèse unifié utilisant les macro blocs et à la mise en place de plusieurs optimisations basées sur la notion de dérivation

Les outils informatiques prennent une place de plus en plus importante dans la conception de circuits VLSI. Les langages de description de matériel constituent l'interface entre ces outils et les utilisateurs. Parmi ceux-ci, il existe un standard qui est VHDL, destiné à la description de systèmes numériques. Actuellement une extension analogique est en cours de normalisation. Les deux premiers chapitres de cette thèse sont consacrés l'un aux langages de description de matériel et à une présentation de VHDL, ainsi que des remarques et analyses à propos de son extension analogique. Le second thème de cette thèse est la mise en évidence de l'importance de la simulation en mode mixte numérique-analogique. Le troisième chapitre présente les principes généraux de la simulation mixte; différentes implémentations de simulateurs mixtes sont présentés. Enfin, le dernier chapitre est consacré à la réalisation d'un simulateur mixte dont la partie numérique est un simulateur VHDL. Cette réalisation repose sur une approche de description qui permet d'utiliser la souplesse de description structurelle de VHDL pour des systèmes analogiques et mixtes

Un des obstacles majeurs pour démarrer une activité dans le domaine des microsystèmes est le fait que des technologies particulières et donc coûteuses sont nécessairement requises. D'autre part, alors que les outils de CAO pour la microélectronique ont acquis un degré de maturité élevé, où toutes les séquences de fabrication sont simulées et le fonctionnement d'un composant ou systèmes peut être complètement prévu, l'art de la modélisation et de la conception des microsystèmes ne fait que débuter. Le développement de la Microélectronique vers la fin des années 70 a été rendu possible par l'utilisation d'outils CAO et par la mise à disposition de fonderies. Sans apports comparables, les Microsystèmes resteraient des curiosités de laboratoire, des prouesses techniques de chercheurs, mais ne deviendraient pas des produits industriels. Ainsi, l'objectif de cette thèse est d'assurer un accès à la technologie des microsystèmes en adaptant des lignes de production industrielles pour la microélectronique, de développer un environnement de conception et de simulation basé sur des outils existants étendus et de définir une architecture générique de microsystèmes

Description d'un outil de développement de systèmes experts (ODSE) conçu et réalisé en ADA. Le formalisme de description des connaissances (faits et règles), les mécanismes d'interférence mis en œuvre ainsi que l'implémentation du système sont donnes. Enfin, la thèse décrit l'utilisation de ODSE pour la réalisation d'un outil d'aide a la synthèse architecturale de c.i. VLSI (ASA). Les techniques utilisées par ASA (analyse de flots, ordonnancement, allocation de ressources) sont exposées ainsi que leur traduction dans le formalisme de ODSE. Enfin, les résultats d'utilisation de ASA pour la synthèse d'un filtre Leapfrog d'ordre 9 sont donnes

Ce travail de thèse propose une méthodologie et des outils pour un environnement d'aide à la conception. L'objectif est le support des outils et méthodes du concepteur durant le processus de conception en considérant la complexité des produits à concevoir et l'imprévisibilité de ce processus. Nous utilisons pour cela le concept de composant logiciels métiers à partir duquel il est possible, par exemple, d'intégrer des logiciels de simulation existants sans programmation, puis de les utiliser dans des services tels que l'optimisation. L'environnement dispose également d'un service de composition visuelle et récursive pour agréger les modèles, ainsi que pour définir et mettre en oeuvre le séquencement du processus de conception. Nous détaillons des applications de l'environnement pour dimensionner un transformateur de tensions triphasées, concevoir un micro-actionneur magnétique ou assister la conception collaborative d'un contacteur électromécanique.

Le compilateur de parties opératives Apollon qui est présenté dans cette thèse, génère automatiquement le dessin des masques de parties opératives de circuits VLSI de type microprocesseur à partir d'une description comportementale de niveau transfert de registres constituée d'un ensemble non ordonné d'instructions opératives. Une instruction opérative est formée d'un ensemble d'actions opératives dont le format est prédéfini (transferts - opérations unaires ou binaires et entrées-sorties) devant se dérouler en parallèle en au plus deux cycles opératifs. Un cycle opératif comprend 4 phases qui correspondent aux 4 phases d'exécution d'un transfert entre 2 registres. Apollon est basé sur un modèle dérivé de la partie opérative du MC68000. Ce modèle fournit à la fois: un modèle architectural: la partie opérative est formée d'un ensemble de sous parties opératives alignées à deux bus qui traversent tous les éléments d'une sous partie opérative; un modèle temporel: une opération prend 2 cycles, un transfert un seul; un modèle électrique: les bus sont complémentés et à précharge; un modèle topologique: le plan de masse est basé sur la structure en tranches appelée communément bis slice. Le compilateur génère d'abord l'architecture de la partie opérative, puis les spécification des masques à partir de cette architecture. Pour générer l'architecture de la partie opérative en un temps raisonnable, le compilateur doit recourir à des heuristiques. Pour générer le dessin des masques, le compilateur utilise l'assembleur de silicium Lubrick qui permet d'assembler et de connecter automatiquement les cellules de base des éléments fonctionnels de la partie opérative. Les spécifications des masques sont générées à partir des spécifications des cellules prédéfinies d'une bibliothèque NMOS.

Etude des PLA CMOS. Les 4 aspects suivants sont développés : ― performance électrique: spécification d'évaluation électrique et temporelle de PLA par une technique hybride estimation-simulation basée sur la recherche du chemin critique d'E/S dans le PLA; ― distribution des types de pannes en fin de fabrication et leurs manifestations électriques et logiques. Une approche vers le test de PLA CMOS est également présentée; ― amélioration du rendement de fabrication par la conception de PLA reconfigurable (ajout de lignes supplémentaires; ― partitionnement de PLA en vue de réduire la surface, le temps de réponse, et de faciliter la reconfiguration et l'interconnexion avec les blocs voisins

La nécessité d'une conception sûre et descendante des circuits intégrés VLSI est reconnue. Etude des propriétés statiques et dynamiques des dessins de masques des principaux blocs du circuit intégré en technologie CMOS. La méthode proposée est une conception par affinements successifs des spécifications. On distingue: le choix des algorithmes, le choix du chemin de données associé aux blocs fonctionnels. Les validation partielles de conception sont faites par analyse et simulation