Techn. Universiẗat, Diss., 2004--Berlin.

RISC-V is growing in popularity as a free and open RISC Instruction Set Architecture (ISA) in academia and research. Also, the openness, simplicity, extensibility, and modularity, among its advantages, make it more and more used by designers in industry. The aim of this thesis is to design an open-source RISC-V processor. The development of this RISC-V processor was based on the prototype which was made in the course IL2232 Embedded Systems Design Project (SoI-CMOS Design group), against an experimental high-temperature SoC CMOS process. SystemVerilog was used for RTL coding. ModelSim was used for RTL simulation. Genus was used for digital synthesis and Innovus was used for digital place & route. The thesis concludes that this RISC-V processor can run the compiled C-code which has been produced by the virtual platform tool Imperas OVP. The instruction set RV32IM is the Instruction Set base for this processor. Through simulation, the CPI of this RISC-V processor can be collected while running different benchmark programs developed in two parallel Master thesis to this one. To a certain extent, it can reflect the performance of the processor. However, the actual execution time needs to be tested by loading the processor to the hardware. This part will not be discussed in this thesis but is left for future work. The gate count is collected by digital synthesis and the corresponding area is collected after digital place & route. / RISC-V växer i popularitet som en gratis och öppen RISC ISA inom akademi och forskning. Öppenheten, enkelheten, utbyggbarheten och modulariteten, bland dess fördelar, gör att den används mer och mer av designers inom industrin. Syftet med denna avhandling är att designa en RISC-V-processor med öppen källkod. Utvecklingen av denna RISC-V-processor baserades på prototypen som gjordes i kursen IL2232 Embedded Systems Design Project (SoI-CMOS Design group). Mot en experimentell högtemperatur, SoC CMOS-process diskuteras. SystemVerilog användes för RTL-kodning. ModelSim användes för RTL-simulering. Genus användes för digital syntes och Innovus användes för digital plats & rutt. Avhandlingen drar slutsatsen att denna RISC-V-processor kan köra den kompilerade C-koden som har producerats av det virtuella plattformsverktyget Imperas OVP. Instruktionsuppsättningen RV32IM är instruktionsuppsättningens bas för denna processor. Genom simulering kan CPI för denna RISC-V-processor samlas in samtidigt som man kör olika benchmarkprogram utvecklade i två parallella masteruppsatser till denna. Till viss del kan det spegla processorns prestanda. Den faktiska exekveringstiden måste dock testas genom att ladda processorn till hårdvaran. Denna del kommer att diskuteras i denna uppsats men lämnas för framtida arbete. Grindräkningen samlas in genom digital syntes och motsvarande yta samlas in efter den digitala platsen & rutten.

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Este trabalho apresenta uma proposta para implementação de um subconjunto de instruções e comandos de uma linguagem Pascal Padrão ISSO, aplicada a arquitetura RISC, tendo como base a arquitetura RISC-LIE [Vale91], proposta e desenvolvida no IFQSC. Para definição e construção de parte do código gerado foi utilizada a ferramenta de desenvolvimento de compiladores YACC, que definiu toda estrutura gramatical da linguagem, sendo que as demais estruturas foram desenvolvidas usando interfaces em linguagem C. O código gerado pelo computador utilizou trinta instruções de máquina que compõe o simulador da arquitetura RISC-LIE, gerando assim códigos compatíveis que podem ser interpretados por esse simulador. / This work presents a proposal for an implementation of a subset of instructions and commands of Standard Pascal ISO applied to RISC architectures. The work was developed using the RISC-LIE architecture as our target [Vale91]. The RISC-LIE has been proposed and developed at IFQSC. Part of the code was defined and constructed using YACC, a tool for compilers development which defined the grammatical structure of language. The remainder routines were developed using the C language. The code produced by the compiler used the thirty instructions of the RISC-LIE instruction set. These instructions are implemented in the RISC-LIE architecture simulator. Therefore, generates codes that can be interpreted by this simulator.

La famille des protéines IMPs (IGF2 mRNA binding proteins) compte trois membres IMP1, 2 et 3. Les IMPs participent au développement embryonnaire. IMP1 et IMP3 sont considérées comme des protéines oncofoetales. En effet, malgré leur faible expression dans les tissus adultes, elles se retrouvent fortement surexprimées dans des cellules tumorales. Malgré la forte homologie entre les membres de la famille, les IMPs présentent des différences fonctionnelles qui restent très mal comprises jusqu’à présent. De nombreuses études montrent que la protéine IMP3 est très abondante dans de nombreux cancers tels que les carcinomes utérin, rénal, pulmonaire, les hépatocarcinomes et les rhabdomyosarcomes. Ces dernières années, IMP3 est devenu un marqueur de mauvais pronostique pour les patients atteins de cancer. Au cours de ma thèse j’ai principalement travaillé sur une lignée cellulaire de rhabdomyosarcomes (RMS). Les RMS sont des tumeurs principalement pédiatriques mais qui peuvent survenir à tout âge. En outre, la moitié des patients atteints des RMS meurent dans l'année suivant leur rechute et 90% des patients meurent dans les cinq ans suivant leur rechute. De nouvelles approches thérapeutiques sont absolument nécessaires. Mon sujet de thèse consiste à comprendre par quels mécanismes moléculaires les IMPs participent au processus oncogénique des RMS embryonnaires (eRMS). Pour cela, je me suis intéressée à la régulation des cyclines par les IMPs. Dans le cadre de mon projet, j’ai étudié l’effet des IMPs sur trois cyclines différentes : D1, D3 et G1. J’ai montré qu’IMP3, à la différence des deux autres, est capable de contrôler l’expression des cyclines D1, D3 et G1 dans les eRMS, ainsi que dans huit autres lignées de cancer humain différentes. Cette régulation a également des effets sur le cycle cellulaire des eRMS, expliquant l’importance d’IMP3 dans les cancers. Par diverses approches biochimiques, j’ai démontré que, sur les trois IMPs, seule IMP3 est très enrichie dans le noyau des eRMS, dans lequel elle forme des complexes avec les ARNm des CCND1, D3 et G1. Les différents résultats obtenus suggèrent un modèle selon lequel ces interactions au sein du noyau semblent indispensables à la régulation de la traduction des trois cyclines en protégeant leurs ARNm du complexe de silencing RISC (RNA induced silencing complex) et constituent donc la clé du mécanisme par lequel IMP3 contrôle la prolifération des cellules cancéreuses. / RNA-binding proteins of the IMP family (IGF2 mRNA-binding proteins 1-3) are key post-transcriptional regulatory factors of gene expression. They are known to control cell motility, adhesion, and proliferation. In our previous work, we show that all three IMP proteins can directly bind the mRNAs of cyclins D1, D3, and G1 (CCND1, D3, and G1) in vitro. Nevertheless, only IMP-3 regulates their expression in a significant manner in vivo, thus controlling proliferation of a number of human cancer cell lines. Importantly, the nuclear localization of IMP-3 is essential for the post-transcriptional regulation of the expression of CCND1, CCND3, and CCNG1 (CCNs). To elucidate the molecular mechanisms of IMP-3- specific regulation, we have identified its protein partners in human embryonic rhabdomyosarcoma (RMS) cells. We now show that in the nucleus and in the cytoplasm, IMP-3 interacts with a number or RNA-binding nucleocytoplasmic proteins, including DHX9, PTBP1, NF90, NF110, HNRNPA1, HNRNPA2/B1 and HuR. These IMP-3 partners have a dramatic impact on the protein levels of the cyclins. Interestingly, the decrease of CCNs protein synthesis in IMP-3 depleted cells can be fully reversed by down-regulating the key proteins of RNAi machinery, such as AGO2 and GW182. These findings suggest that IMP-3- dependent RNP complexes pre-assembled in the nucleus can protect their target mRNAs from cytoplasmic RNAi-dependent repression in human cancer cells.

Este trabalho apresenta o estudo, a definição e a simulação elétrica e lógica de um microprocessador CMOS de 32 bits, com arquitetura tipo RISC - o Risco. Dentre as principais características do Risco destacam-se: dados, instruções e endereços são palavras de 32 bits; a unidade de endereçamento é a palavra, permitindo um acesso a 4 Giga palavras (16 Gbytes); a comunição com a memória é feita por um barramento multiplexado de 32 bits para dados e endereços; possui 32 registradores de 32 bits, incluídos nestes o contador de programa, o apontador de pilha, a palavra de status do processador e um registrador constante zero; possui um pipeline de instruções de 3 estágios, atingindo no pico de execução uma instrução por ciclo de máquina; e as instruções de salto têm sua execução retardada de uma instrução. A Arquitetura de Computadores é analisada, em especial as Arquiteturas RISC (Reduced Instruction Set Computer - Processador com Conjunto de Instruções Reduzido) e CISC (Complex...), mostrando suas características e comparando-as. Algumas máquinas RISC importantes são vistas e o tema de Arquiteturas VLSI e suas implicações tecnológicas no projeto também é abordado. A arquitetura do Risco é descrita dando-se ênfase aos objetivos do projeto e construindo uma visão geral do processador. O tratamento de exceções é apresentado e o conjunto de instruções é analisado quanto ao formato, aos tipos e ao processamento no pipeline. A organização interna do Risco 6 tratada em detalhes, descrevendo-se a Parte Operativa (barramentos, o banco de registradores, a unidade de tratamento da constante, o contador de programa e incrementador associado, a unidade lógico-aritmética, a unidade de deslocamento/rotação) e a Parte de Controle to funcionamento do pipeline de instrug6es, a decodificação, o autômato de controle, a geração e a validação dos comandos). A simulação funcional do Risco, feita em HDC, também é reportada, incluindo o modelamento, os vetores de testa e os resultados. A implementação do Risco é discutida enfatizando-se alguns blocos críticos quanto A Área e ao desempenho. Os barramentos e o banco de registradores, a ULA e a unidade de deslocamento/rotação são estudados em detalhes pela sua importância no desempenho da maquina. Um teste chip contendo a maior parte dos blocos funcionais da parte operativa foi construído, tendo sido aprovado nos testes funcionais. Por fim, faz-se comentários sobre os resultados obtidos, os problemas encontrados e as etapas futuras no desenvolvimento do Risco, alem de serem expostas as conclusões finais. / This work presents the study, the definition, the electric and logic simulation, and the implementation of some blocks of a 32-bit CMOS microprocessor, with RISC architecture - the Risco. Among Risco's main characteristics it is highlighted that data, instructions and addresses are 32-bit words; the address unit is the word, allowing an access to 4-Giga words (16 GBytes); communication with memory is made through a data and address bus of 32 bits; it has 32 registers of 32 bits, including program counter, stack pointer, processor status word, and a zero constant register; it also has an instruction pipeline of three stages, fully capable of issuing one instruction at the execution peak per every machine cycle; and control flow instructions are implemnted as delayed branches. A study on computer architecture is carried out, and special attention is given to the RISC (Reduced Instruction Set Computer) and CISC (Complex...) architectures by means of making comparisons between them, showing their main characteristics and listing some important RISC machines. The VLSI architectures are also discussed, giving emphasis to their technological importance for the Risco's project. Risco's architecture is described, bringing into prominence the aims of the project and an overview of the processor. Exception handling is presented and the instruction set is analysed with regard to format, type and pipeline processing. Risco's internal organization is dealt with in detail, providing descriptions of the data path (buses, register bank, constant unit, program counter and associated incrementer, barrel shifter) and of the control part (operation of pipeline instruction, as well as decodification, control automaton, generation and validation of commands). Risco's functional simulation, through HDC, is mentioned, including modeling, test vectors, and results. Risco's implementation is also discussed giving emphasis to some critical blocks in regard to area and performance. Buses, register bank, arithmetic-logic unit, and barrel shifter are dealt with in detail because of their importance concerning the machine performance. A test-chip, containing most of the functional blocks of the data path, was made and successfully passed the functional tests. Finally, some comments are made with regard to results, main problems, and next stages in the development of Risco.

Mikroelektronikos technologinėms galimybėms stipriai lenkiant projektavimo galimybes, projektavimo etapas reikalauja naujų metodų. Vienas iš problemos sprendimų būdų yra atkartojimo technologija. Pirmoje dalyje yra analizuojama literatūra. Apžvelgiamas atkartojimo technologijos objektas. Remiantis literatūra, pateikiamas platus ir siauras atkartojimo technologijos apibrėžimas. Pateikiami komponento apibrėžimai, komponento pakartotinio panaudojimo sąvokos ir metodai. Taip pat apžvelgiami mikroprocesoriai, mikroprocesorių architektūros. Antroje dalyje išanalizuojamas pateiktas mikroprocesorius, jo komponentai. Pasirenkama procesorinių komponentų bendrinimo kryptis. Taip pat analizuojamas procesoriaus instrukcijų rinkinys, bei galimybė bendrinti instrukcijų dekodavimo ir valdymo įrenginius. Trečioje dalyje, suformuluotiems uždaviniams pateikiami tyrimo rezultatai. Pateikiami procesoriaus komponentų bendrinimo bei sintezės rezultatai. Taip pat įvertinami instrukcijų dekodavimo ir valdymo įrenginių bendrinimo bei sintezės rezultatai. Ketvirtoje dalyje pateikiamos išvados bei rekomendacijos. / The design process requires new methods, because technological abilities of microelectronics overtake design possibilities. One way of the solution is a reuse technology. In the first chapter the analysis of literature has been made. Also the reuse technology object has been reviewed. According to literature the wide and narrow definitions of reuse technology are presented. Definitions of component, methods and concepts of generic components have been delivered. Overlook through the microprocessors and their architectures have been made. In the second chapter a microprocessor and its components are analysed. The directions of generalisation for microprocessor components are proposed. Also analysis of instruction set, instruction decoder and control units generalisation possibility is discussed. The third chapter provides generalisation results for formulated tasks. Results of generalisation and synthesis of processor components are presented. Also results of instruction decoder, control units generalisation and synthesis are delivered. Conclusions and recommendations are formulated in the fourth part.

INTRODUCCIÓN: La hostilidad se ha estudiado tradicionalmente en muestras masculinas o mixtas como un factor de riesgo de enfermar, especialmente de enfermedades cardiovasculares (Fredickson, 2000; Christensen, 2004; Olson et al., 2005). La reactividad cardiovascular (aumento significativo de TA y FC respecto a la línea base) ante una condición de estrés se ha observado como un posible marcador de riesgo de enfermedades cardiovasculares (ECV), especialmente de HTA (Lovallo y Gerin, 2003; Treiber, 2003; Linden, 2003; Matthews, 2003; Ming, 2004, Moseley y Linden, 2006 ). La reactividad cardiovascular (RCV) podría ser uno de los mecanismos que vincularía la hostilidad a las ECV. La falta de estudios concluyentes sobre la relación entre hostilidad, RCV, y riesgo de ECV en mujeres, y la evidencia de diferencias género en la expresión de la hostilidad (Davidson y Hall, 1995), y en RCV (Lawler, 2001), justifican el estudio del impacto de estas variables en la salud de las mujeres.OBJETIVOS:1. Analizar el complejo hostilidad y el Patrón de Conducta Tipo A (PCTA) en un grupo de mujeres de población general (n= 254). 2. Analizar la RCV ante una condición de estrés interpersonal (EE, Entrevista Estructurada del PCTA) según el nivel de hostilidad (n= 70). 3. Determinar la relación de la hostilidad con hábitos tóxicos y antecedentes médicos y psicopatológicos.RESULTADOS: El grupo de elevada hostilidad presenta mayor reactividad de la TAD (t= -2.35; p<0.05) y mayor TAS (F (1, 66) = 5.86; p= 0.018) que las poco hostiles. La agresividad verbal está relacionada con mayor reactividad de la TAS (t= 3.34; p<0.01). El análisis de regresión indica que la escala hostilidad del JAS (Jenkins Activity Survey) influye significativamente y está presente junto con otros factores en el modelo explicativo de la TAD (R2= .37) y TAS (R2= .25). Las mujeres con puntuaciones altas en Impaciencia presentan mayor reactividad de la TAD (t= -3.82; p< 0.001). Las mujeres hostiles fumán más y presentan más antecedentes médicos, psicopatológicos y de obesidad.CONCLUSIONES: Las mujeres hostiles presentan mayor TA basal y mayor reactividad de la TAD que las no hostiles. Además, la hostilidad influye significativamente en la reactividad de la TA. Las mujeres impacientes presentan mayor reactividad de la TAD, y la impaciencia influye significativamente en la TAS basal. Por lo tanto, las mujeres hostiles, impacientes, así como las que presentan puntuaciones elevadas en PCTA, someten a su sistema cardiovascular a cambios más bruscos ante estresores interpersonales. La hostilidad influye en la aparición y mantenimiento de las ECV no sólo por la vía de la RCV, sino también aumentando la exposición a factores de riesgo directamente implicados como el tabaquismo y la obesidad.La hostilidad de la EE evalúa en esta muestra de mujeres aspectos diferentes de lo observado en hombres. Infravalora el componente más tóxico, la hostilidad antagónica (elementos conductuales como la agresividad verbal). En cambio, evalúa en mayor proporción hostilidad neurótica (componentes emocional y cognitivo). Esto explicaría la falta de resultados con la hostilidad de la EE. La escala hostilidad del JAS y el Cuestionario de Agresión de Buss-Perry podrán ser instrumentos útiles para detectar individuos más reactivos ante estresores interpersonales y, por lo tanto, con mayor probabilidad de presentar una HTA posterior. Los resultados contribuyen al abordaje multicisciplinar de las ECV.

Este trabalho apresenta o estudo, a definição e a simulação elétrica e lógica de um microprocessador CMOS de 32 bits, com arquitetura tipo RISC - o Risco. Dentre as principais características do Risco destacam-se: dados, instruções e endereços são palavras de 32 bits; a unidade de endereçamento é a palavra, permitindo um acesso a 4 Giga palavras (16 Gbytes); a comunição com a memória é feita por um barramento multiplexado de 32 bits para dados e endereços; possui 32 registradores de 32 bits, incluídos nestes o contador de programa, o apontador de pilha, a palavra de status do processador e um registrador constante zero; possui um pipeline de instruções de 3 estágios, atingindo no pico de execução uma instrução por ciclo de máquina; e as instruções de salto têm sua execução retardada de uma instrução. A Arquitetura de Computadores é analisada, em especial as Arquiteturas RISC (Reduced Instruction Set Computer - Processador com Conjunto de Instruções Reduzido) e CISC (Complex...), mostrando suas características e comparando-as. Algumas máquinas RISC importantes são vistas e o tema de Arquiteturas VLSI e suas implicações tecnológicas no projeto também é abordado. A arquitetura do Risco é descrita dando-se ênfase aos objetivos do projeto e construindo uma visão geral do processador. O tratamento de exceções é apresentado e o conjunto de instruções é analisado quanto ao formato, aos tipos e ao processamento no pipeline. A organização interna do Risco 6 tratada em detalhes, descrevendo-se a Parte Operativa (barramentos, o banco de registradores, a unidade de tratamento da constante, o contador de programa e incrementador associado, a unidade lógico-aritmética, a unidade de deslocamento/rotação) e a Parte de Controle to funcionamento do pipeline de instrug6es, a decodificação, o autômato de controle, a geração e a validação dos comandos). A simulação funcional do Risco, feita em HDC, também é reportada, incluindo o modelamento, os vetores de testa e os resultados. A implementação do Risco é discutida enfatizando-se alguns blocos críticos quanto A Área e ao desempenho. Os barramentos e o banco de registradores, a ULA e a unidade de deslocamento/rotação são estudados em detalhes pela sua importância no desempenho da maquina. Um teste chip contendo a maior parte dos blocos funcionais da parte operativa foi construído, tendo sido aprovado nos testes funcionais. Por fim, faz-se comentários sobre os resultados obtidos, os problemas encontrados e as etapas futuras no desenvolvimento do Risco, alem de serem expostas as conclusões finais. / This work presents the study, the definition, the electric and logic simulation, and the implementation of some blocks of a 32-bit CMOS microprocessor, with RISC architecture - the Risco. Among Risco's main characteristics it is highlighted that data, instructions and addresses are 32-bit words; the address unit is the word, allowing an access to 4-Giga words (16 GBytes); communication with memory is made through a data and address bus of 32 bits; it has 32 registers of 32 bits, including program counter, stack pointer, processor status word, and a zero constant register; it also has an instruction pipeline of three stages, fully capable of issuing one instruction at the execution peak per every machine cycle; and control flow instructions are implemnted as delayed branches. A study on computer architecture is carried out, and special attention is given to the RISC (Reduced Instruction Set Computer) and CISC (Complex...) architectures by means of making comparisons between them, showing their main characteristics and listing some important RISC machines. The VLSI architectures are also discussed, giving emphasis to their technological importance for the Risco's project. Risco's architecture is described, bringing into prominence the aims of the project and an overview of the processor. Exception handling is presented and the instruction set is analysed with regard to format, type and pipeline processing. Risco's internal organization is dealt with in detail, providing descriptions of the data path (buses, register bank, constant unit, program counter and associated incrementer, barrel shifter) and of the control part (operation of pipeline instruction, as well as decodification, control automaton, generation and validation of commands). Risco's functional simulation, through HDC, is mentioned, including modeling, test vectors, and results. Risco's implementation is also discussed giving emphasis to some critical blocks in regard to area and performance. Buses, register bank, arithmetic-logic unit, and barrel shifter are dealt with in detail because of their importance concerning the machine performance. A test-chip, containing most of the functional blocks of the data path, was made and successfully passed the functional tests. Finally, some comments are made with regard to results, main problems, and next stages in the development of Risco.