Depuis plus d'un demi-siècle, le monde de la microélectronique est rythmé par une course à la miniaturisation de son élément central, le transistor MOS, dans le but d'améliorer la densité d'intégration, les performances et le coût des circuits électroniques intégrés. Depuis plusieurs générations technologiques maintenant, la simple réduction des dimensions du transistor n'est plus suffisante et de nouveaux modules technologiques (utilisation de la contrainte, empilement de grille high-k/métal…) ont du être mis en place. Cependant, le transistor MOS conventionnel, même optimisé, ne suffira bientôt plus à répondre aux attentes toujours plus élevées des nouvelles technologies. De nouvelles architectures doivent alors être envisagées pour épauler puis, à terme, remplacer la technologie BULK. Dans ce contexte, cette thèse porte sur l'étude, la fabrication et la caractérisation électrique des architectures à film mince que sont le SOI localisé (ou LSOI) et le double grille planaire à grille enrobante (ou GAA). Les résultats obtenus mettent ainsi en évidence l'intérêt de ces dispositifs qui permettent une réduction du courant de fuite (et donc de la consommation), un excellent contrôle des effets électrostatiques et fonctionnent sans dopage canal (faible variabilité) tout en proposant de très bonnes performances statiques. L'impact d'une orientation de substrat (110) sur les propriétés de transport dans les transistors LSOI est également étudié. Ce travail de thèse garde comme ligne de mire la réalisation d'une plateforme basse consommation complète, impliquant une éventuelle intégration hybride avec des dispositifs BULK et la possibilité d'offrir plusieurs niveaux de tension de seuil, le tout sur une même puce. / For more than 50 years, microelectronic industry is driven by a race to the miniaturisation of its central element, the MOS transistor, to improve the integration density, the performances and the cost of the electronic integrated circuits. Since the adoption of 100nm node, the only reduction of the dimensions of the transistor is no more sufficient and new technological modules (use of strain, high-k/metal gatestack…) have been introduced. However, conventional MOSFET, even opimized, will soon be unable to reach the specifications, always higher, of new technologies. Then, new structures should be considered to help and, finally, to replace the BULK technology. In this context, the work concerns the study, the fabrication and the electrical characterization of the thin film devices : Localized-SOI (LSOI) and planar gate-all-around (GAA). The obtained resultats point out the interest of such devices which allow the reduction of the leakage current (and thus the consumption), an excellent control of electrostatics and are able to work with an undoped channel while offering very good static performances. Impact of (110) substrates on transport properties in LSOI transistors is also studied. This work focuses on the integration of a full low-power platform, what induces the possibility of an hybrid integration with BULK devices and to offer several threshold voltages, everything on the same chip.

Este trabalho tem como objetivo estudar o ponto invariante com a temperatura (ZTC - Zero Temperature Coefficient) para transistores com estrutura SOI UTBB (Silicon-On-Insulator Ultra-Thin Body and BOX) nMOSFETs em relação à influência do plano de terra (GP-Ground Plane) e da espessura do filme de silício (tSi). Este estudo foi realizado nas regiões linear e de saturação, por meio da utilização de dados experimentais e de um modelo analítico. Parâmetros elétricos, como a tensão de limiar e a transcondutância foram analisados para verificar a influência do plano de terra e da espessura de filme de silício (tSi), e para estudar a polarização, entre porta e fonte, que não varia com a temperatura (VZTC). Foram utilizados dispositivos com (concentração de 1018 cm-3) e sem (concentração de 1015 cm-3) plano de terra em duas lâminas diferentes, uma com 6 nm de tSi e outra com 14 nm de tSi. Foi observado, que a presença do GP aumenta o valor de VZTC, devido ao fato do GP eliminar os efeitos de substrato no dispositivo aumentando a tensão de limiar do mesmo, e este, é diretamente proporcional a VZTC. O VZTC mostrou ser inversamente proporcional com a diminuição do tSi. Todos os resultados experimentais de VZTC foram comparados com o modelo. Foi observada uma boa concordância entre os VZTC de 25 ºC a 150 ºC, sendo que o desvio padrão foi menor que 81 mV em todos os casos estudados. Para se observar o efeito de substrato na tensão de limiar foi utilizado um modelo analítico que leva em consideração o efeito da queda de potencial no substrato, o efeito de confinamento quântico e parâmetros do dispositivo a ser modelado. O VZTC mostrou ser maior na região de saturação devido ao aumento da transcondutância e da polarização entre dreno e fonte (VDS), em ambos dispositivos (com e sem GP), chegando a ter um aumento de 360 mV em alguns casos. / This work aims to study the zero temperature coefficient point (ZTC) for transistors with SOI UTBB nMOSFETs (Silicon-On-Insulator Ultra-Thin Body and BOX) structure regarding the influence of the ground plane (GP) and the thickness of the silicon film (tSi). This study was realized in the linear and saturation region, by the use of experimental data and an analytical model. Electrical parameters such as threshold voltage and transconductance were analyzed with the objective of verifying the influence of the ground plane and silicon film thickness (tSi) in the same, and to analyze the polarization, between gate and source, that have zero influence of the temperature (VZTC). Were used devices with (concentration 1018 cm-3) and without (concentration 1015 cm-3) ground plane on two different wafers, with 6 nm tSi and the other with 14 nm tSi. It was observed that the presence GP increases the value of VZTC, because GP eliminates substrate effects and as consequence, the threshold voltage of the device increase and this is directly proportional to VZTC. The VZTC showed to be inversional proportional to the reduction of tSi. All experimental results were compared with a simple model for VZTC and were observed a good convergence between the results, for VZTC from 25 ºC to 150 ºC, and the biggest standard error observed in all the devices was 81 mV. To observe the effect of substrate on the threshold voltage, was used an analytical model that takes into account the effect of potential drop on the substrate, the effect of quantum confinement and the device parameters to be modeled. The VZTC show to be higher in the saturation region, due the increase of transconductance and the polarization between drain and source (VDS), in both devices (with and without GP), reaching an increase of 360 mV in some cases.

Esse trabalho tem como objetivo estudar o comportamento de transistores de camada de silício e óxido enterrado ultrafinos (UTBB SOI nMOSFET) e transistores de nanofios horizontais com porta ômega ? (?G NW SOI MOSFET) com ênfase na variação da tensão aplicada no substrato (VGB). As análises foram feitas através de medidas experimentais e simulações numéricas. Nos dispositivos UTBB SOI nMOSFET foram estudados dispositivos com e sem implantação de plano de terra (GP), de três diferentes tecnologias, e com diferentes comprimentos de canal. A partir do modelo analítico de tensão de limiar desenvolvido por Martino et al. foram definidos os valores de VGB. A tecnologia referência possui 6 nm de camada de silício (tSi) e no óxido de porta uma camada de 5 nm de SiO2. A segunda tecnologia tem um tSi maior (14 nm) em relação a referência e a terceira tecnologia tem no óxido de porta um material de alta constante dielétrica, HfSiO. Na tecnologia de referência, os dispositivos com GP mostraram melhores resultados para transcondutância na região de saturação (gmSAT) devido ao forte acoplamento eletrostático entre a região da porta e do substrato. Porém os dispositivos com GP apresentam uma maior influência do campo elétrico longitudinal do dreno no canal, assim os parâmetros condutância de saída (gD) e tensão Early (VEA) são degradados, consequentemente o ganho de tensão intrínseco (AV) também. Na tecnologia com tSi de 14 nm, a influência do acoplamento eletrostático entre porta e substrato é menor em relação a referência, devido à maior espessura de tSi. Como a penetração do campo elétrico do dreno é maior em dispositivos com GP, todos os parâmetros analógicos estudados são degradados em dispositivos com GP. A última tecnologia estudada, não apresenta grande variação nos resultados quando comparadodispositivos com e sem GP. O AV, por exemplo, tem uma variação entre 1% e 3% comparando os dispositivos com e sem GP. Foram feitas análises em dispositivos das três tecnologias com comprimento de canal de 70 nm, e todos os parâmetros degradaram com a diminuição do comprimento de canal, como esperado. O fato de ter um comprimento de canal menor faz com que a influência do campo elétrico longitudinal do dreno seja mais relevante, degradando assim todos os parâmetros analógicos nos dispositivos com GP. Nos dispositivos ?G NW SOI MOSFET foram feitas análises em dispositivos pMOS e nMOS com diferentes larguras de canal (WNW = 220 nm, 40 nm e 10 nm) para diferentes VGB. Através de simulações viu-se que dispositivos com largura de canal de 40 nm possuem uma condução de corrente pela segunda interface para polarizações muito altas (VGB = +20 V para nMOS e VGB -20 V para pMOS). Todavia essa condução de corrente na segunda interface ocorre ao mesmo tempo que na primeira interface, impossibilitando fazer a separação dos efeitos de cada interface.A medida que a polarização no substrato faz com que haja uma condução na segunda interface, todos os parâmetros degradam devido a essa condução parasitária. Dispositivos estreitos sofrem menor influência de VGB e, portanto, tem os parâmetros menos degradados, diferente dos dispositivos largos que tem uma grande influência de VGB no comportamento elétrico do transistor. Quando a polarização no substrato é feita a fim de que não haja condução na segunda interface, a variação da inclinação de sublimiar entre dispositivos com WNW = 220 nm e 10 nm é menor que 2 mV/déc. Porém a corrente de dreno de estado ligado do transistor (ION) apresenta melhores resultados em dispositivos largos chegando a 6 vezes maior para nMOS e 4 vezes maior para pMOS que em dispositivos estreitos. Os parâmetros analógicos sofrem pouca influência da variação de VGB. Os dispositivos estreitos (WNW = 10 nm) praticamente têm resultados constantes para gmSAT, VEA e AV. Já os dispositivos largos (WNW = 220 nm) possuem uma pequena degradação de gmSAT para os nMOS, o que degrada levemente o AV em cerca de 10 dB. A eficiência do transistor (gm/ID) apresentou grande variação com a variação de VGB, piorando-a a medida que a segunda interface ia do estado de não condução para o estado de condução. Porém analisando os dados para a tensão que não há condução na segunda interface observou-se que, em inversão forte, a eficiência do transistor apresentou uma variação de 1,1 V-1 entre dispositivos largos (WNW = 220 nm) e estreitos (WNW = 10 nm). Com o aumento do comprimento do canal, esse valor de variação tende a diminuir e dispositivos largos passam a ser uma alternativa válida para aplicação nessa região de operação. / This work aims to study the behavior of the ultrathin body and buried oxide SOI nMOSFET (UTBB SOI nMOSFET) and the horizontal ?-gate nanowire SOI MOSFET (?G NW SOI MOSFET) with the variation of the back gate bias (VGB). The analysis were made through experimental measures and numerical simulation. In the UTBB SOI nMOSFET devices, devices with and without ground plane (GP) implantation of three different technologies were studied. Based on analytical model developed by Martino et al. the values VGB were defined. The reference technology has silicon film thickness (tSi) of 6 nm and 5 nm of SiO2 in the front oxide. The second technology has a thicker tSi of 14 nm comparing to the reference and the third technology has a high-? material in the front oxide, HfSiO. In the reference technology, the devices with GP shows better result for transconductance on saturation region (gmSAT) due to the strong coupling between front gate and substrate. However, devices with GP have major influence of the drain electrical field penetration, then the output conductance (gD) and Early voltage (VEA) are degraded, consequently the intrinsic voltage gain (AV) as well. In the technology with tSi of 14 nm, the influence of the coupling between front gate and substrate is lower because of the thicker tSi. Once the drain electrical field penetration is higher in devices with GP, all analog parameters are degraded in devices with GP. The third technology, presents results very close between devices with and without GP. The AV has a variation from 1% to 3% comparing devices with and withoutGP. Devices with channel length of 70 nm were analyzed and all parameters degraded with the decrease of the channel length, as expected. Due to the shorter channel length, the influence of the drain electrical field penetration is more relevant, degrading all the analog parameters in devices with GP. In the ?G NW SOI MOSFET devices, the analysis were done in nMOS and pMOS devices with different channel width (WNW = 220 nm, 40 nm and 10 nm) for different VGB. By the simulations, devices with channel width of 40 nm have a conduction though the back interface for very high biases (+20 V for nMOS and -20 V for pMOS). However, this conduction occurs at the same time as in the front interface, so it is not possible to separate de effects of each interface. As the substrate bias voltage induces a back gate current, all the parameters are degraded due to this parasitic current. Narrow devices are less affected by VGB and thus its parameters are less degraded, different from wider devices, in which VGB has a greater influence on their behavior. When the back gate is biased in order to avoid the conduction in back interface, the subthreshold swing variation between devices with WNW = 220 nm and 10 nm is lower than 2 mV/déc. However, the on state current (ION) has better results in wide devices reaching 6 times bigger for nMOS and 4 times bigger for pMOS The analog parameterssuffer little influence of the back gate bias variation. The narrow devices (WNW = 10 nm) have practically constant results gmSAT, VEA and AV. On the other hand, wide devices (WNW = 220 nm) have a small degradation in the gmSAT for nMOS, which slightly degrades de AV. The transistor efficiency showed great variation with the back gate bias variation, worsening as the back interface went from non-conduction state to conduction state. However, when the back gate is biased avoiding the conduction in back interface, the transistor efficiency for strong inversion region has a small variation of 1,1 V-1 between wide (WNW = 220 nm) and narrow (WNW = 10 nm) devices. As the channel length increases, this value of variation tends to decrease and wide devices become a valid alternative for applications in this region of operation.

La course à la miniaturisation requiert l'introduction d'architectures de transistors innovantes enremplacement des technologies conventionnelles sur substrat de silicium. Ainsi la technologie UTBB-FDSOI permet d'améliorer notablement l'intégrité électrostatique et assure une transition progressive vers les structures 3D multigrilles. Ces dispositifs diffèrent des structures conventionnelles par la présence d'un oxyde enterré qui va non seulement modifier l'électrostatique mais également introduire une nouvelle interface de type Si/SiO2 sujette à d'éventuelles dégradations. Par ailleurs, la réduction des dimensions des transistors s'accompagne d'une augmentation de la dispersion des paramètres électriques. En parallèle, le vieillissement de ces transistors introduit une forme additionnelle de variabilité : la variabilité temporelle, qu'il convient d'intégrer à cette composante moyenne de dégradation. Ce travail de thèse est développé sur quatre chapitres, où nous nous intéressons dans le premier chapitre aux évolutions technologiques nécessaires pour passer des technologies CMOS standards (40LP, 28LP) à cette technologie UTBB-FDSOI. Puis dans le second chapitre, nous abordons la dégradation moyenne des transistors et l'impact de l'architecture sur la fiabilité des dispositifs, étudiés sur les mécanismes de dégradations NBTI et HCI. Le troisième chapitre donne au niveau transistor une description analytique et physique de la variabilité temporelle induite par le NBTI. Enfin, cette variabilité temporelle est intégrée au niveau cellules SRAM dans le quatrième chapitre afin de prédire les distributions des tensions minimums de fonctionnement (Vmin) des mémoires SRAM. / The classical CMOS structure is reaching its scaling limits at the 20nm node and innovative architectures of transistors are required to replace these conventional Bulk transistors. UTBB-FDSOI transistors can improve significantly the electrostatic integrity and ensure a smooth transition to 3D multi-gates devices that will be required for sub-10nm nodes. The main difference compared to conventional transistor is related to the integration of a buried oxide (BOX) underneath the silicon film. This latter impacts the electrostatic behavior of these devices and introduces an additional Si/SiO2 interface which may be degraded due to ageing. It is then necessary to evaluate its impact on the NBTI and HCI reliability mechanisms. Besides, transistor scaling leads to an increasing variability which translates into an increased dispersion of the electrical parameters of the transistors. Meanwhile, time dependent variability due to ageing needs to be added to the average degradation component. This PhD done in STMicroelectronics R&D center is divided into four chapters: in the first one, the main technological developments necessary to keep on sustaining Moore's law requirements resulting in the UTBBFDSOI structure introduction is discussed. Then in the second chapter the architecture impact on the average reliability mechanism is discussed at transistor and Ring Oscillators' levels. In the third chapter, the time dependent variability due to NBTI is described and compared to time-zero variability. Finally the last chapter focuses on the SRAM cells reliability and a method is developed to predict minimum operating voltage (Vmin) distributions of SRAM memory.

Avec la prolifération des appareils électroniques portables et mobiles communicants, il est recommandé de pouvoir échanger des données rapidement et commodément entre les appareils. Avec la pénurie de bande passante et la congestion dans le spectre des fréquences faibles, la technologie de communication à ondes millimétriques (Mm-wave) est considérée comme l'une des technologies clés du futur pour permettre des applications sans fil à débit élevé grâce à son large spectre abondant. Les nœuds de technologie CMOS avancés sont dotés de ft et fmax plus élevés qui permettent une utilisation peu coûteuse et généralisée de ce spectre. Cependant, de nombreux défis associés à la conception de circuits et de systèmes RF millimétriques en utilisant des technologies CMOS avancées ont été identifiés. L’amplificateur de puissance (PA) a été identifié comme étant le bloc le plus difficile à concevoir dans un émetteur-récepteur intégré RF millimétrique. Le concept au niveau du système de l’architecture basse puissance est d’abord étudié et des blocs clés tels que l’antenne 60 GHz et le modulateur OOK dans la technologie CMOS 130nm ont été présentés. Cette thèse explore également les défis de conception de l’amplificateur de puissance à ondes millimétriques dans la technolgie 28nm UTBB-FDSOI. Trois conceptions différentes d’amplificateur de puissance de 60 GHz ont été démontrées dans 28nm LVT FDSOI : 1) Un PA cascode à deux étages, 2) Un PA différentiel à deux étages à base de transformateur, 3) Un PA différentiel à deux étages à puissance combinée. Les performances simulées, y compris la prise en compte des parasites principaux de disposition ont été présentées. Les travaux futurs incluront l’intégration sur puce avec le PA. / With the proliferation of portable and mobile electronic devices, there is a strong need to exchange data quickly and conveniently between devices encouraging to overcome challenges in bandwidth shortages and congestion in the lower frequencies spectrum. Millimeter-wave (Mm-wave) technology is considered as one of the future key technologies to enable high data rates wireless applications due to its large abundant spectrum. Advanced CMOS technology nodes comes with high ft and fmax, enable low cost and widespread use of this spectrum. However, many associated challenges ranging from device, circuit and system perspectives for the implementation of a highly integrated mm-wave transceiver especially the power amplifier (PA) which identified to be the most challenging RF block to be designed. The system level concept of low power architecture is firstly studied and key blocks such as 60 GHz antenna and OOK modulateur in 130nm CMOS technology were presented. This thesis also explores the design challenges of mm-wave power amplifier in 28nm UTBB-FDSOI technology. Three different designs of 60 GHz power amplifier were demonstrated in 28nm LVT FDSOI : 1) A two-stage cascode PA, 2) A two-stage differential PA with low-km TMN, 3) A power combined two-stage differential PA with low-km TMN. The simulated performance including the consideration of key layout parasitics were presented. Future work will include for on-chip integration with the PA.

Depuis plus d'un demi-siècle, le monde de la microélectronique est rythmé par une course à la miniaturisation de son élément central, le transistor MOS, dans le but d'améliorer la densité d'intégration, les performances et le coût des circuits électroniques intégrés. Depuis plusieurs générations technologiques maintenant, la simple réduction des dimensions du transistor n'est plus suffisante et de nouveaux modules technologiques (utilisation de la contrainte, empilement de grille high-k/métal...) ont du être mis en place. Cependant, le transistor MOS conventionnel, même optimisé, ne suffira bientôt plus à répondre aux attentes toujours plus élevées des nouvelles technologies. De nouvelles architectures doivent alors être envisagées pour épauler puis, à terme, remplacer la technologie BULK. Dans ce contexte, cette thèse porte sur l'étude, la fabrication et la caractérisation électrique des architectures à film mince que sont le SOI localisé (ou LSOI) et le double grille planaire à grille enrobante (ou GAA). Les résultats obtenus mettent ainsi en évidence l'intérêt de ces dispositifs qui permettent une réduction du courant de fuite (et donc de la consommation), un excellent contrôle des effets électrostatiques et fonctionnent sans dopage canal (faible variabilité) tout en proposant de très bonnes performances statiques. L'impact d'une orientation de substrat (110) sur les propriétés de transport dans les transistors LSOI est également étudié. Ce travail de thèse garde comme ligne de mire la réalisation d'une plateforme basse consommation complète, impliquant une éventuelle intégration hybride avec des dispositifs BULK et la possibilité d'offrir plusieurs niveaux de tension de seuil, le tout sur une même puce.

En exploitant la fonction d’amplification intrinsèque fournie par les transistors UTBB FDSOI, nous avons présenté des ISFET ultra sensibles. L'intégration de la fonctionnalité de détection a été réalisée en back end of line (BEOL), ce qui offre les avantages d'une fiabilité et d'une durée de vie accrues du capteur, d'une compatibilité avec le processus CMOS standard et d'une possibilité d'intégration d'un circuit diviseur capacitif. Le fonctionnement des MOSFETs, sans une polarisation appropriée de la grille avant, les rend vulnérables aux effets de grilles flottantes indésirables. Le circuit diviseur capacitif résout ce problème en polarisant la grille avant tout en maintenant la fonctionnalité de détection sur la même grille par un couplage capacitif au métal commun du BEOL. Par conséquent, le potentiel au niveau du métal BEOL est une somme pondérée du potentiel de surface au niveau de la grille de détection et de la polarisation appliquée au niveau de la grille de contrôle. Le capteur proposé est modélisé et simulé à l'aide de TCAD-Sentaurus. Un modèle mathématique complet a été développé. Il fournit la réponse du capteur en fonction du pH de la solution (entrée du capteur) et des paramètres de conception du circuit diviseur capacitif et du transistor UTBB FDSOI. Dans ce cas, des résultats cohérents ont été obtenus des travaux de modélisation et de simulation, avec une sensibilité attendue de 780 mV / pH correspondant à un film de détection ayant une réponse de Nernst. La modélisation et la simulation du capteur proposé ont également été validées par une fabrication et une caractérisation du capteur de pH à grille étendue avec validation de son concept. Ces capteurs ont été développés par un traitement séparé du composant de détection de pH, qui est connecté électriquement au transistor uniquement lors de la caractérisation du capteur. Ceci permet une réalisation plus rapide et plus simple du capteur sans avoir besoin de masques et de motifs par lithographie. Les capteurs à grille étendue ont présenté une sensibilité de 475 mV/pH, ce qui est supérieur aux ISFET de faible puissance de l'état de l’art. Enfin, l’intégration de la fonctionnalité de détection directement dans le BEOL des dispositifs FDSOI UTBB a été poursuivie. Une sensibilité expérimentale de 730 mV/pH a été obtenue, ce qui confirme le modèle mathématique et la réponse simulée. Cette valeur est 12 fois supérieure à la limite de Nernst et supérieure aux capteurs de l'état de l’art. Les capteurs sont également évalués pour la stabilité, la résolution, l'hystérésis et la dérive dans lesquels d'excellentes performances sont démontrées. / Exploiting the intrinsic amplification feature provided by UTBB FDSOI transistors, we demonstrated ultrahigh sensitive ISFETs. Integration of the sensing functionality was made in the BEOL which gives the benefits of increased reliability and life time of the sensor, compatibility with the standard CMOS process, and possibility for embedding a capacitive divider circuit. Operation of the MOSFETs without a proper front gate bias makes them vulnerable for undesired floating body effects. The capacitive divider circuit addresses these issues by biasing the front gate simultaneously with the sensing functionality at the same gate through capacitive coupling to a common BEOL metal. Therefore, the potential at the BEOL metal would be a weighted sum of the surface potential at the sensing gate and the applied bias at the control gate. The proposed sensor is modeled and simulated using TCAD-Sentaurus. A complete mathematical model is developed which provides the output of the sensor as a function of the solution pH (input to the sensor), and the design parameters of the capacitive divider circuit and the UTBB FDSOI transistor. In that case, consistent results have been obtained from the modeling and simulation works, with an expected sensitivity of 780 mV/pH corresponding to a sensing film having Nernst response. The modeling and simulation of the proposed sensor was further validated by a proof of concept extended gate pH sensor fabrication and characterization. These sensors were developed by a separated processing of just the pH sensing component, which is electrically connected to the transistor only during characterization of the sensor. This provides faster and simpler realization of the sensor without the need for masks and patterning by lithography. The extended gate sensors showed 475 mV/pH sensitivity which is superior to state of the art low power ISFETs. Finally, integration of the sensing functionality directly in the BEOL of the UTBB FDSOI devices was pursued. An experimental sensitivity of 730 mV/pH is obtained which is consistent with the mathematical model and the simulated response. This is more than 12-times higher than the Nernst limit, and superior to state of the art sensors. Sensors are also evaluated for stability, resolution, hysteresis, and drift in which excellent performances are demonstrated.

Ce travail de recherche a été principalement motivé par les avantages importants apportés par la technologie UTBB FDSOI aux applications analogiques et RF de faible puissance. L'objectif principal est d'étudier le comportement dynamique du transistor MOSFET du type UTBB FDSOI et de proposer des modèles prédictifs et des recommandations pour la conception de circuits intégrés RF, en mettant un accent particulier sur le régime d'inversion modérée. Après une brève analyse des progrès réalisés au niveau des architectures du transistor MOSFET, un état de l’art de la modélisation du transistor MOSFET UTBB FDSOI est établi. Les principaux effets physiques impliqués dans le transistor à double grille avec une épaisseur du film de 7 nm sont passés en revue, en particulier l’impact de la grille arrière, à l’aide de mesures et de simulations TCAD. La caractéristique gm/ID en basse fréquence et la caractéristique ym/ID proposée pour la haute fréquence sont étudiées et utilisées dans une conception analogique efficace. Enfin, le modèle NQS haute fréquence proposé reproduit les mesures dans toutes les conditions de polarisation y compris l’inversion modérée jusqu’à 110 GHz. / This research work has been motivated primarily by the significant advantages brought about by the UTBB FDSOI technology to the Low power Analog and RF applications. The main goal is to study the dynamic behavior of the UTBB FDSOI MOSFET in light of the recent technology advances and to propose predictive models and useful recommendations for RF IC design with particular emphasis on Moderate Inversion regime. After a brief review of progress in MOSFET architectures introduced in the semiconductor industry, a state-of-the-art UTBB FDSOI MOSFET modeling status is compiled. The main physical effects involved in the double gate transistor with a 7 nm thick film are reviewed, particularly the back gate impact, using measurements and TCAD. For better insight into the Weak Inversion and Moderate Inversion operations, both the low frequency gm/ID FoM and the proposed high frequency ym/ID FoM are studied and also used in an efficient first-cut analog design. Finally, a high frequency NQS model is developed and compared to DC and S-parameters measurements. The results show excellent agreement across all modes of operation including very low bias conditions and up to 110 GHz.