Les mémoires non-volatiles programmables une fois sont en plein essor dans le monde de l’électronique embarquée. La traçabilité, la configuration ou encore la réparation de systèmes sur puce avancés font partis des applications adressées par ce type de mémoire. Plus particulièrement, la technologie antifusible présente des propriétés de sécurité autorisant le stockage d’information sensible.Ce travail de thèse est orienté vers la compréhension des mécanismes de claquage d’oxydes minces sollicités pour la programmation des cellules antifusibles ainsi que l’intégration au niveau système de moyens de détections. Une première étape fut d’étudier les phénomènes de claquage de diélectrique type SiO2 et à haute permittivité sous l’application d’un fort champ ́électrique. Des techniques de mesures dédiées ont été développées afin de réaliser des caractérisations dans les conditions de programmation des mémoires antifusible sollicitant des temps au claquage inférieurs à la micro-seconde. Ces mesures ont ensuite permis l’étude statistique du claquage des diélectriques ainsi que la modélisation sous de hautes tensions ; hors des gammes étudiées traditionnellement dans le domaine de la fiabilité. Le modèle proposé permet l’optimisation des dimensions d’une cellule élémentaire en fonction d’un temps au claquage défini au préalable. Un mécanisme inattendu occasionnant un sur courant substrat a également été mis en évidence pendant la phase de programmation. L’étude de ce phénomène a été réalisée par des caractérisations électriques et des simulations afin de conclure sur l’hypothèse d’un déclenchement d’un transistor bipolaire parasite de type PNP dans la cellule antifusible. L’impact des conditions de programmation sur le courant de lecture mesuré sous une basse tension a également été analysé. Des structures de tests analogiques dédiés ont été conçues afin de contrôler l’amplitude du courant de programmation. Le contrôle du temps de programmation est quant à lui accompli par un système de détection de courant et de temporisation. Finalement, ces solutions sont validées par un démonstrateur d’une capacité de 1-kb conçu et fabriqué sur une technologie CMOS standard avancée 32nm. / Non-volatile one-time programmable memories are gaining an ever growing interest in embedded electronics. Chip ID, chip configuration or system repairing are among the numerous applications addressed by this type of semiconductor memories. In addition, the antifuse technology enables the storage of secured information with respect to cryptography or else. The thesis focuses on the understanding of ultrathin gate-oxide breakdown physics that is involved in the programming of antifuse bitcells. The integration of advanced programming and detection schemes is also tackled in this thesis. The breakdown mechanisms in the dielectric material SiO2 and high-K under a high electric field were studied. Dedicated experimental setups were needed in order to perform the characterization of antifuse bitcells under the conditions define in memory product. Typical time-to-breakdown values shorter than a micro second were identified. The latter measurements allowed the statistical study of dielectric breakdown and the modeling in a high voltage range, i.e. beyond the conventional range studied in reliability. The model presented in this PhD thesis enables the optimization of the antifuse bitcell sizes according to a targeted mean time-to- breakdown value. A particular mechanism leading to a high bulk current overshoot occuring during the programming operation was highlighted. The study of this phenomenon was achieved using electrical characterizations and simulations. The triggering of a parasitic P-N-P bipolar transistor localized in the antifuse bitcell appeared as a relevant hypothesis. The analysis of the impact of the programming conditions on the resulting read current measured under a low voltage was performed using analog test structures. The amplitude of the programming current was controlled in an augmented antifuse bitcell. The programming time is controlled by a programming detection system and a delay. Finally, these solutions are to be validated using a 1-kb demonstrator yet designed and fabricated in a logic 32-nm CMOS process.

L'augmentation des températures de fonctionnement est une des évolutions actuelles de l'électronique de puissance. Ce fonctionnement entraine d’une part des changements de la structure des modules de puissance notamment des structures « 3D » pour assurer un refroidissement double face des composants de puissance, et d’autre part l’utilisation de matériaux qui permettent de réduire des contraintes thermomécaniques, liées à la différence de coefficient de dilatation des matériaux, lors d’une montée en température. Le travail réalisé au cours de cette thèse consiste à développer une nouvelle structure « 3D » basée sur une technique de contact par des micropoteaux en cuivre, élaborés par électrodéposition et ensuite assemblés à un substrat céramique métallisé (notamment, un DBC : Direct Bonding Copper). Pour réaliser ce contact, une technique de frittage par SPS (Spark Plasma Sintering) est utilisée. Nous étudions dans un premier temps le collage direct de cuivre sur des massifs, puis effectuons dans un deuxième temps le collage de cuivre entre les micropoteaux et le DBC. Cette technique SPS est aussi utilisée pour la réalisation d’un nouveau substrat céramique métallisé basé sur des matériaux avec des coefficients de dilatation thermique accordés, pour les applications à haute température. / The increase in operating temperature is one of the current trends in power electronics. This operation leads firstly to changes in the structure of power modules such as "3D" structures to provide a double-side cooling of power components, and secondly the use of materials that reduce thermomechanical stresses, related to the difference in coefficient of thermal expansion. The study realized during this thesis consisted in developing a new "3D" structure based on copper microposts prepared by electroplating, which are then assembled to a metallized ceramic substrate (eg, a DBC: Direct Bonding Copper). To realize this contact, a sintering machine (SPS: Spark Plasma Sintering) is used first to study the direct bonding of copper on solid, and second to perform the bonding between the copper microposts and the DBC. This technique is also used for the production of a new metallized ceramic substrate using materials with matching thermal expansion coefficients, for high temperature applications.

Le carbure de silicium (SiC) est un semi-conducteur à large bande d’énergie interdite, remarquable par ses propriétés physiques situées à mi-chemin entre le silicium et le diamant. Ceci suscite actuellement un fort intérêt industriel pour son utilisation dans la fabrication de composants susceptibles de fonctionner dans des conditions extrêmes : forte puissance et haute température. Les travaux de thèse se sont focalisés sur la levée de verrous technologiques pour réaliser des composants latéraux de type JFET (Junction Field Effect Transistor) et les intégrer monolithiquement dans des substrats SiC-4H. L’objectif est de réaliser un bras d’onduleur intégré en SiC avec deux étages commande et puissance. Dans un premier temps, nous avons entamé cette thèse par une caractérisation de deux lots de composants JFET latéraux à canaux N et P réalisés dans le cadre de deux projets ANR précédents cette thèse. De cette étude nous avons extrait plusieurs points positifs, comme celui qui concerne la tenue en tension des JFET de puissance et l’intégration monolithique des JFET basse tension. Mais, nous avons aussi mis en évidence, la nécessité d’optimiser la structure de composants et d’améliorer certaines étapes technologiques, principalement, la définition des canaux par implantation ionique, le contact ohmique et la gravure profonde. Des études approfondies pour réaliser le contact ohmique sur SiC type P et des procédés pour réaliser une gravure profonde dans le SiC ont été développés. Ces études ont permis d’obtenir une faible résistance de contact comparable à l’état de l’art mondial, d’avoir des calibres en courant plus élevés et par conséquent une meilleure modulation. Pour la gravure, un masque dur à base de silicium et nickel (NiSi), nous a permis de mettre en place un procédé original qui permet des gravures profondes du SiC et réaliser les structures intégrés des JFET. L’ensemble de ces améliorations technologiques nous a permis d’obtenir des nouveaux lots de composants JFET P et N intégrés sur la même puce, avec des meilleures performances par rapport aux précédentes réalisations, notamment avec une conduction dans les canaux 10 à 100 fois plus importante. Nous avons également obtenu une modulation du courant Ids en fonction de la tension Vgs sur un nombre très important de JFET en augmentant significativement le rendement par rapport aux lots précédents. / Silicon carbide (SiC) a semiconductor is as wide band gap, notable for its physical properties located between silicon and diamond. The inherent properties of silicon carbide (SiC) high thermal conductivity, and high breakdown voltage make it a very promising material for high power, high temperature and high-frequency device applications. The thesis focused on the removal of technological barriers to achieve lateral components JFET (Junction Field Effect Transistor) and monolithically integrated in SiC-4H substrates. The objective is to realize an arm of inverter integrated there SIC with two floors command and power. Initially, we started this thesis by a characterization of two lots of components JFET with channels N and P realized during two previous ANR this thesis. In this study, we extracted several positive points, such, the breakdown voltage of the JFET power and monolithic integration of low voltage JFET. But we have also highlighted the need to optimize the structure of components and improve some technological steps, mainly the definition channels by ion implantation, the ohmic contact and deep etching. Extensive to achieve ohmic contact on SiC P type and methods for performing deep etching in SiC studies have been developed. These studies have resulted in a low resistance comparable to the state of the art world contact, having sizes in higher current and therefore a better modulation. For etching, a hard mask to silicon and nickel (NiSi) has enabled us to develop a novel method that allows deep etching of SiC JFETs achieve integrated structures. All these technological improvements allowed us to get new batches of P and N JFET integrated on the same chip components with better performance compared to previous achievements, especially with conduction channels 10 to 100 times important. We also got a modulation current Ids as a function of the voltage Vgs on a large number of JFET significantly increasing the performance compared to previous batches.

Les mémoires non volatiles intégrées représentent une part importante du marché des semi-conducteurs. Bien qu'il s'adresse à de nombreuses applications différentes, ce type de mémoire fait face à des problèmes pour poursuivre la réduction continue de la résolution des technologies CMOS. En effet, l'introduction récente de high-k et de métal pour la grille des transistors menace la compétitivité de la solution Flash. En conséquence, de nombreuses solutions émergentes sont étudiées. L'Antifuse dans le cadre des mémoires OTP est utilisée pour l'identification de puces, la configuration de circuits, la réparation de système ou le stockage de données sécurisées. La programmation Antifuse repose sur la dégradation de l'oxyde de grille de son condensateur sous haute tension. Des travaux antérieurs ont déjà apporté quelques connaissances sur les mécanismes physiques impliqués sur des technologies à oxyde de grille SiO2. De nouveaux défis découlent de l'introduction des nouveaux matériaux de grille. Un examen complet est nécessaire sur les mécanismes de dégradation des oxydes impliqués dans la programmation Antifuse. L'utilisation intensive de la haute tension suggère également d'étendre notre connaissance sur la fiabilité dans cette gamme de tension. Les états pré et post-claquage de l'oxyde de grille sous des mécanismes à haute tension sont donc étudiés dans ce manuscrit se concentrant sur les technologies CMOS les plus avancées. Une loi en puissance type TDDB a été étendue vers les hautes tensions pour être utilisée comme un modèle de temps de programmation Antifuse. L'extension de la fiabilité TDDB nous donne également un élément clé pour modéliser la durée de vie du transistor de sélection. Des paramètres de programmation tels que l'amplitude de la tension, la compliance du courant ou la température sont également étudiés et leur impact sur le rendement en courant de lecture est abordé. Cette étude nous permet de rétrécir agressivement la surface globale de la cellule sans perte de performance ni de dégradation de la fiabilité. Un processus de caractérisation Antifuse est proposé pour être retravaillé et un modèle de programmation de tension-température-dépendante est inventé. Ce manuscrit a également mis l'accent sur la modélisation de courant de cellule programmée comme la fuite d’un oxyde de grille post-claquage. Un modèle compact MOSFET dégradé est proposé et comparé à l'état de l’art. Un bon accord est trouvé pour s'adapter à la large gamme de caractérisations I (V) de la cellule programmée. L'activation de ce modèle dans un environnement de design nous a permis de simuler la dispersion des distributions de courants de cellules programmées au niveau de la taille du produit à l'aide de runs Monte-Carlo. Enfin, cette thèse s'achève autour d'une étude d'investigation OxRAM comme une solution émergente. En combinant le dispositif Antifuse avec le mécanisme de commutation résistif de l'OxRAM, une solution hybride est proposée en perspective. / Embedded Non Volatile Memories represent a significant part of the semiconductor market. While it addresses many different applications, this type of memory faces issues to keep the CMOS scaling down roadmap. Indeed, the recent introduction of high-k and metal for the CMOS gate is threatening the Flash’s competitiveness. As a consequence many emerging solutions are being. The Antifuse as part of the OTP memories is fully CMOS compliant, Antifuse memories are used for Chip ID, chip configuration, system repairing or secured data storage to say the least. The Antifuse programming relies on the gate oxide breakdown of its capacitor under high voltage. Previous work already brought some knowledge about the physical mechanisms involved but mainly on SiO2 gate oxide technologies. New challenges arise from the introduction of the new gate materials. A full review is needed about the oxide breakdown mechanisms involved in the Antifuse programming. The extensive use of high voltage also suggests to extend our knowledge about reliability within this voltage range. Pre and post gate oxide breakdown under high voltage mechanisms are then deeply investigated in this manuscript focusing on the most advanced CMOS technologies. Fowler Nordheim Tunneling has been confirmed as the main mechanism responsible for the gate oxide leakage conduction under high voltage during the wearout phase even-though defect contribution has been evidenced to mainly contribute under low voltage , e.g. the virgin Antifuse leakage current. A TDDB based power law has been extended toward high voltage to be used as a robust Antifuse programming time model. Extending the TDDB reliability under high electric field also gives us key element to model the selection MOSFET time to failure. Programming parameters such as voltage amplitude, current compliance or temperature are also investigated and their impact on the Read Current Yield are tackled. This study allows us to aggressively shrink the bitcell overall area without losing performance nor degrading the reliability. This study also reveals a worst case scenario for the programming parameters when temperature is very low. As a consequence, the early Antifuse characterization process is proposed to be rework and a programming voltage-temperature-dependent solution is invented. This manuscript also focused on the Antifuse programmed cell current modeling as gate oxide post-breakdown conduction. A remaining MOSFET compact model is proposed and compared to the state of the art. Good agreement is found to fit the wide range of read current. Enabling this model within a CAD environment has allowed us to simulate the Read Current Yield dispersion at product size level using Monte-Carlo runs. Finally, this thesis wraps up around an OxRAM investigation study as a serious emerging eNVM solution. Combining the Antifuse device with the resistive switching mechanism of the OxRAM, a hybrid solution is proposed as a perspective.

Cette thèse de doctorat s’inscrit dans la thématique de la fiabilité des circuits intégrés dans l’industrie de la microélectronique. Un circuit intégré peut être exposé à des agresseurs électriques potentiellement dangereux pendant toute sa durée de vie. Idéalement, les circuits devraient pouvoir encaisser ces excès d’énergie sans perdre leur fonctionnalité. En réalité, des défaillances peuvent être observées lors de tests de qualification ou en application finale. Il est donc dans l’intérêt des fabricants de réduire ces défaillances. Actuellement, il existe des circuits de protection sur puce conçus pour dévier l’énergie de ces agresseurs à l’écart des composants fragiles. Le terme anglophone Electrical Overstress (EOS) englobe tous les agresseurs électriques qui dépassent une limite au-delà de laquelle les composants peuvent être détruits. La définition de ce terme est traitée en détail dans la thèse. L’objectif de cette thèse est de comprendre le statut du sujet des EOS dans l’industrie. On propose ensuite une nouvelle méthodologie de caractérisation de circuits pour quantifier leur robustesse face à des formes d’onde représentatives présélectionnées. On propose également des solutions de circuits de protection sur puce que ce soit au niveau de nouveaux composants actifs ou au niveau de la conception des circuits électroniques de protection. Par exemple on propose un nouveau composant basé sur le thyristor qui a la capacité de s’éteindre même si la tension d’alimentation est présente sur l’anode. Une autre proposition est de désactiver les circuits de protection face aux décharges électrostatiques lorsque les puces sont dans un environnement où l’on est sur ou ces agresseurs ne présentent plus de danger. Finalement, des perspectives du travail de thèse sont citées. / This Ph.D. thesis concerns reliability issues in the microelectronics industry for the most advanced technology nodes. In particular, the Electrical OverStress (EOS) issue is studied. Reducing EOS failures in Integrated Circuits (ICs) is becoming more and more important. However, the EOS topic is very complex and involves many different causes, viewpoints, definitions and approaches. In this context, a complete analysis of the current status of the EOS issue is carried out. Then, the Ph.D. objectives can be defined in a clear way. In particular, robustness increase of on-chip protection structures and IC characterization against EOS-like aggressors are two of the main goals. In order to understand and quantify the behavior of ICs against these aggressors, a dedicated EOS test bench is put in place along with the definition of a characterization methodology. A full characterization and comparison is performed on two different Electro- Static Discharge (ESD) power supply clamps. After identifying the potential weaknesses of the promising Silicon-Controlled Rectifier (SCR) device, a new SCR-based device with a turn-off capability is proposed and studied thanks to 3-D Technology Computer-Aided Design (TCAD)simulation. Triggering and turn-off behaviors are studied, as well as its optimization. Finally, three different approaches are proposed for improving the robustness of the IC onchip protection circuits. They are characterized thanks to the EOS test bench which allows identifying their assets as well as their points of improvement.

Les circuits intégrés (CI) devenant de plus en plus complexes et vulnérables face aux décharges électrostatiques (ESD pour ElectroStatic Discharge), la capacité à vérifier de manière fiable la présence de défauts de conception ESD sur des puces comptant plusieurs milliards de transistors avant tout envoi en fabrication est devenu un enjeu majeur dans l’industrie des semi-conducteurs. Des outils commerciaux automatisés de dessin électronique (EDA pour Electronic Design Automation) et leur flot de vérification associé permettent d’effectuer différents types de contrôles qui se sont révélés être efficaces pour des circuits avec une architecture classique. Cependant, ils souffrent de limitations lorsqu’ils sont confrontés à des architectures inhabituelles, dites custom. De plus, ces méthodes de vérification sont généralement effectuées tard dans le flot de conception, rendant toute rectification de dessin coûteuse en termes d’efforts correctifs et de temps. Cette thèse de doctorat propose une méthodologie de vérification ESD systématique et multi-échelle introduite dans un outil appelé ESD IP Explorer qui a été spécifiquement implémenté pour couvrir le flot de conception dans sa globalité et pour adresser des circuits dits custom. Il est composé d’un module de reconnaissance et d’un module de vérification. Le module de reconnaissance identifie tout d’abord et de manière automatisée les structures de protection ESD, embarquées sur silicium dans le circuit intégré pour améliorer leur robustesse ESD, selon un mécanisme de reconnaissance topologique. Le module de vérification convertit ensuite le réseau de protection ESD, formé des structures de protection ESD, en un graphe dirigé. Finalement, une analyse ESD quasi-statique reposant sur des algorithmes génériques issus de la théorie des graphes est effectuée sur la globalité du circuit à vérifier. Des algorithmes d’apprentissage automatique ont été employés pour prédire les comportements quasi-statiques des protections ESD à partir des paramètres d’instance de leurs composants élémentaires sous la forme d’une liste d’interconnexions. L’avantage ici est qu’aucune simulation électrique n’est requise pendant toute la durée d’exécution d’ESD IP Explorer, ce qui simplifie l’architecture de l’outil et accélère l’analyse. Les efforts d’implémentation ont été concentrés sur la compatibilité d’ESD IP Explorer avec le nœud technologique 28nm FD-SOI (pour Fully Depleted Silicon On Insulator). L’outil de vérification développé a été utilisé avec succès pour l’analyse d’un circuit incorporant des parties numériques et à signaux mixtes et comprenant plus de 1,5 milliard de transistors en seulement quelques heures. Des circuits custom qui n’ont pas pu être vérifiés au moyen d’outils de vérification traditionnels du fait de problèmes d’incompatibilité ont également pu être soumis à analyse grâce à ESD IP Explorer. / As Integrated Circuits (ICs) become more complex and susceptible to ElectroStatic Discharges (ESD), the ability to reliably verify the presence of ESD design weaknesses over a multi-billion transistor chip prior to the tape-out is a major topic in the semiconductor industry. Commercial tools dedicated to Electronic Design Automation (EDA) and related verification flows are in charge of providing checks that have been proven to be efficient for circuits with a mainstream architecture. However, they suffer limitations when confronted with custom designs. Moreover, these verification methods are often run late in the design flow, making any design re-spin costly in terms of corrective efforts and time. This Ph. D. thesis proposes a systematic and scalable ESD verification methodology embodied in a tool called ESD IP Explorer that has been specifically implemented to cover the entire design flow and to comply with custom circuit architectures. It is composed of a recognition module and a verification module. The recognition module first automatically identifies ESD protection structures, embedded in integrated circuits to enhance their ESD hardness, according to a topology-aware recognition mechanism. The verification module then converts the ESD protection network that is formed by ESD protection structures into a directed graph. There, technology-independent and graph-based verification mechanisms perform a chip-scale quasistatic ESD analysis. Machine learning algorithms have been used in order to infer the quasistatic behavior of ESD IPs from the netlist instance parameters of their primary devices. This approach has the advantage that no simulation is required during the execution of ESD IP Explorer, which makes the tool architecture simpler and improves execution times. Implementation efforts pertained to the compliance of ESD IP Explorer with the 28nm Fully Depleted Silicon On Insulator (FD-SOI) technology node. The developed verification tool has been used to successfully analyze a digital and mixed-signal circuit prototype counting more than 1.5 billion transistors in several hours, as well as custom designs that could not be analyzed by means of traditional verification tools due to incompatibility issues.

Le transport d’énergie par des lignes HVDC constitue le principal réseau de transmission d’énergie électrique du futur. Les convertisseurs de puissance (par exemple de type MMC) qui constitueront ce réseau devront être capables de gérer des tensions de l’ordre de centaines de kilovolts ce qui rend critique l’alimentation des dispositifs de contrôle (gate-drive) de ces convertisseurs. Il est nécessaire de concevoir des solutions qui garantissent l’alimentation de ces gate-drives avec une isolation.Pour ce faire, un circuit basé sur le principe du flyback et utilisant un JFET normalement passant a été développé. Il est placé en parallèle d’un condensateur typiquement connecté aux bornes d’un bras d’onduleur. Il permet d’alimenter le dispositif de puissance dès qu’une faible tension est appliquée à son entrée. Cette fonction est assurée grâce au caractère normalement passant du JFET. Pour le prototype développé, la tension du bras est de 2 kV. La tension de sortie est régulée à 24 V. De nos jours, des JFET normalement passants avec une tenue en tension supérieure à 2 kV n’existent pas sur le marché. Donc, pour supporter les tensions mises en jeu dans le circuit, une mise en série de JFET SiC normalement passants commandés par un MOSFET Si a été réalisée (montage « super-cascode »). Le circuit développé est capable de fournir 20 W pour alimenter des gate-drives à des potentiels flottants. Le rendement obtenu est proche de 60 %. Aussi, le problème d’isolation est résolu par cette solution d’auto-alimentation. / HVDC power transmission is the future of the electrical energy transmission network. The power converters (e.g. MMC) used in this network will be able to cope with voltages of hundreds of kV, making the power supply of the gate-drive devices in these converters challenging. It is then necessary to design solutions that guarantee the power supply of these gate-drives, while providing high voltage isolation. To do this, a circuit, based on the flyback principle, was developed. It is placed in parallel with a capacitor typically connected to a half-bridge circuit. It has an auto-start feature. This allows to supply the gate-drive as soon as a low voltage is applied to the input of the self-supply system. This is obtained by taking advantage of the normally-ON character of the JFET. In our prototype, the input voltage is 2 kV. High voltage JFETs of 2 kV and higher breakdown voltages are not yet available on the market. So, to achieve this high voltage capacity, a series of Normally-ON SiC JFETs controlled by a low voltage Si MOSFET (Super-cascode circuit) is used in the circuit. The developed circuit is able to supply 20 W at different floating potentials with output voltage regulated at 24 V and an efficiency close to 60%. The isolation problem is then solved using this solution.

Satisfaire les besoins en énergie de manière responsable est possible grâce aux énergies renouvelables, notamment éoliennes et solaires. Cependant ces centres de captation d’énergie sont éloignés dans zones de consommation. Le transport de l’énergie via des réseaux HVDC (haute tension courant continu) permet un rendement et une flexibilité avantageuse face au transport HVAC (haute tension courant alternatif). Ceci est rendu possible grâce aux convertisseurs utilisant l’électronique de puissance. Les récents développements sur les semi-conducteurs à large bande interdite, plus particulièrement le carbure de silicium (SiC) offrent la possibilité de concevoir ces convertisseurs plus simples, utilisant des briques technologiques de plus fort calibre (≤ 10 kV). Cependant le packaging, essentiel à leur bon fonctionnement, ne suit pas ces évolutions. Dans cette thèse, nous explorons les technologies actuelles ainsi que les limites physique et normatives liées au packaging haute tension. Des solutions innovantes sont proposées pour concevoir un module de puissance haute tension, impactant que faiblement les paramètres connexes (résistance thermique, isolation électrique et paramètres environnementaux). Les éléments identifiés comme problématiques sont traités individuellement. La problématique des décharges partielles sur les substrats céramiques métallisés est développée et une solution se basant sur les paramètres géométriques a été testée. Le boitier standard type XHP-3 a été étudié et une solution permettant de le faire fonctionner à 10 kV à fort degré de pollution a été développée. / The supply of carbon-free energy is possible with renewable energy. However, windfarms and solar power plants are geographically away from the distribution points. Transporting the energy using the HVDC (High Voltage Direct Current) technology allow for a better yield along the distance and result in a cost effective approach compared to HVAC (High Voltage Alternative Current) lines. Thus, there is a need of high voltage power converters using power electronics. Recent development on wide bandgap semiconductors, especially silicon carbide (SiC) allow a higher blocking voltage (around 10 kV) that would simplify the design of such power electronic converters. On the other hand, the development on packaging technologies needs to follow this trend. In this thesis, an exploration of technological and normative limitation has been done for a high voltage power module design. The main hot spot are clearly identified and innovative solutions are studied to provide a proper response with a low impact on parasitic parameters. Partial Discharges (PD) on ceramic substrates is analyzed and a solution of a high Partial Discharge Inception Voltage (PDIV) is given based on geometrical parameters. The XHP-3 like power modules are studied and a solution allowing a use under 10 kV at a high pollution degree (PD3) is given.

Cette thèse concerne la récupération d'énergie vibratoire dans le but de proposer une alternative aux batteries conventionnelles pour l’alimentation de systèmes autonomes sans fil. Ceci permettrait d’améliorer leur compacité (moins d’énergie stockée), leur tenue dans des environnements sévères (forte température) et de réduire leur besoin d'entretien. Cette étude se concentre plus particulièrement sur les générateurs oscillants bistables, intéressants pour leur grande plage de fréquences utile comparée à celle offerte par les générateurs linéaires (limitée à la zone de résonance). Cette thèse se divise en quatre grandes parties. La première présente la construction du modèle mathématique permettant de prédire les différents comportements du générateur bistable (ces derniers pouvant coexister sur certaines plages de fréquences) incluant l'étude de la stabilité aux petites perturbations. Ce modèle met en évidence des comportements du générateur encore peu exploités pour la récupération d'énergie : les comportements sous-harmoniques dont la plage de fréquences permet d'agrandir la bande passante globale du générateur. Afin d’améliorer la précision du modèle, celui-ci est ensuite complété dans la deuxième partie par un critère semi-analytique : le critère de robustesse de stabilité qui caractérise la sensibilité du générateur aux perturbations extérieures (plus un comportement est robuste plus il sera facile à maintenir dans le temps). Le modèle ainsi obtenu ainsi que le système expérimentale montrent une grande plage de fréquences sur laquelle coexistent des comportements intéressants pour la récupération d’énergie (les orbites hautes) et des comportements non désirables (les orbites basses). La troisième partie de cette thèse présente donc différentes stratégies permettant de sauter des orbites basses vers les orbites hautes en jouant directement sur les paramètres du générateur. Enfin, la quatrième et dernière partie s’attarde sur l’influence du circuit d'interface AC-DC entre le générateur bistable et la charge en vue de son intégration future. / This thesis concerns vibratory energy harvesting in order to propose an alternative to conventional batteries for the power supply of autonomous wireless systems. This would improve their compactness (less stored energy), their resistance to harsh environments (high temperature) and reduce their need for maintenance. This study focuses in particular on bistable oscillating generators, which are interesting for their large useful frequency range compared to that offered by linear generators (limited to the resonance zone). This thesis is divided into four main parts. The first presents the construction of the mathematical model to predict the different behaviors of the bistable generator (these behaviors can coexist over certain frequency ranges) including the study of stability to small disturbances. This model highlights original behaviors for energy recovery: subharmonic behaviors whose frequency range allows increasing the overall generator bandwidth. In order to improve the accuracy of the model, a semi-analytical criterion is then added: the stability robustness criterion which characterizes the sensitivity of the different behaviors to external disturbances (the more robust a behavior, the easier to maintain over time). The model obtained and the experimental prototype show a wide frequency range on which the interesting behaviors (high orbits) and the undesirable behaviors (low orbits) coexist. The third part of this thesis therefore presents different strategies for jumping from low to high orbits by playing directly on the generator parameters. Finally, the fourth and last part focuses on the influence of the AC-DC interface circuit between the bistable generator and the load for future integration.

Ce travail présente la mise en oeuvre d’un protocole de synthèse de gradients deconcentration dans les oxydes lamellaires riches en Li et en Mn. Le but a été dedévelopper la formation d’oxydes lamellaires riches en Li et Mn au coeur des agrégatssphériques du matériau actif et, en se rapprochant de la surface, d’enrichir lacomposition de l’oxyde lamellaire en Co et en Ni, afin de combiner une forte densitéd’énergie (apportée par le coeur du gradient) et une excellente stabilité thermique etstructurale (apportée par la surface du gradient). La synthèse a été réalisée en deuxétapes, une co-précipitation pour former un carbonate de métaux de transition suivied’une calcination à haute température pour obtenir le matériau actif lithié. L’influencede différents paramètres (pH, débit d’injection, taille du réacteur, composition, …) surla nature du carbonate à gradient de concentration ainsi formé a été étudiée. De lamême façon, le contrôle du ratio Li/M (ici M = Ni, Co, Mn), de la température et de ladurée de calcination s’est révélé important pour parvenir à maintenir le gradient deconcentration dans le matériau lithié. Le ratio Li/M est également déterminant pourcontrôler la nature des matériaux obtenus (lamellaire - spinelle ou lamellaire –lamellaire). Des caractérisations extrêmement pointues, et complexes à mettre enoeuvre, ont été menées afin d’obtenir des informations pertinentes sur la distributiondes phases au sein des agrégats (composition et structure), de la surface au coeur dugradient : différentes techniques de microscopie (EPMA, MEB-EDX et FIB-STEM) ontainsi été largement utilisées. Les matériaux les plus intéressants ont été étudiés enbatteries Lithium-ion avec une électrode de graphite à la négative, les performancesélectrochimiques et la stabilité thermique à l’état chargé de la batterie sont largementdiscutées par rapport à l’état de l’art et notamment au matériau de coeur riche en Li eten Mn. / This work describes in details the implementation of the synthesis protocol for theformation of Li- and Mn-rich layered oxides with concentration-gradients. The purposewas to develop the synthesis of Li- and Mn-rich layered oxides in the bulk of sphericalaggregates of active material and, moving to the surface, to enrich the layered oxides’composition with Co and Ni, in order to combine a high energy density (provided bythe bulk) and an excellent thermal and structural stability (provided by the surface).The synthesis was performed in two steps, a coprecipitation to form a transition metalcarbonate followed by a calcination at high temperature to obtain the lithiated activematerial. The influence of several parameters (pH, feeding rate, size of the reactor,composition …) on the nature of the carbonates formed with concentration-gradientswas studied. Similarly, the control of the Li/M ratio (with M = Ni, Co, Mn) and of thetemperature and duration of calcination was revealed to be important to maintain theconcentration-gradient in the lithiated materials. The Li/M ratio is also the keyparameter to control the nature of the materials obtained (layered - spinel or layered -layered). Advanced characterizations, complex to be implemented, were performed inorder to obtain in-depth information on the distribution of phases within the aggregates(composition and structure), from the bulk to the surface: complementary microscopytechniques (EPMA, SEM-EDS and FIB-STEM) were widely used. The most interestingmaterials were studied in Lithium-ion batteries with graphite at the negative electrode,their electrochemical performance and the thermal stability in the charged state of thebattery were compared to the state of art, and particularly to the bulk Li and Mn-richlayered oxide.