Cette thèse s'inscrit dans le contexte de l'intégration tridimensionnelle des dispositifs électroniques. Parmi les différentes techniques permettant d'assembler à la fois mécaniquement et électriquement les puces empilées, le collage direct de surfaces mixtes Cu-SiO2 représente l'option la plus prometteuse à ce jour. En effet, cette méthode permet d'atteindre la densité d'interconnexions de 106/cm² visée par l'industrie, tout en offrant une faible résistivité de contact et une excellente fiabilité. L'objectif de ce travail est de démontrer la compatibilité du procédé de collage direct hybride Cu-SiO2 avec des intégrations et des architectures proches de circuits réels. Dans ce but, des véhicules de tests intégrant des structures de cuivre à deux et quatre niveaux d'interconnexions ont été conçus spécifiquement. De plus, des simulations par éléments finis du procédé collage direct ont été développées au sein du logiciel Abaqus. Dans un premier temps, le procédé de collage direct puce-à-plaque en 200 et 300 mm est validé. Des caractérisations morphologiques et électriques montrent que cette méthode d'assemblage ne dégrade pas l'intégrité et les performances de structures de tests à deux niveaux par rapport à une intégration plaque-à-plaque. Par ailleurs, des tests de cyclage thermique confirment l'excellente robustesse mécanique des empilements. La deuxième partie de cette thèse s'intéresse à la caractérisation de la morphologie, des performances électriques et de la fiabilité de structures de tests à quatre niveaux d'interconnexions. Dans ce cas, l'architecture plaque-à-plaque en 200 mm des véhicules de tests se veut proche d'une intégration industrielle. Les diverses observations par microscopie électronique à balayage et en transmission indiquent une excellente qualité de collage des interfaces Cu/Cu et SiO2/SiO2. Par ailleurs, les mécanismes de formation des cavités nanométriques à l'interface Cu/Cu et le phénomène de diffusion du cuivre dans la silice sont investigués. Les caractérisations électriques révèlent des rendements de fonctionnement supérieurs à 95 % ainsi que des écarts types inférieurs à 3 % après recuit à 200 ou 400 °C. Enfin, les études de fiabilité incluant des tests de stockage en chaleur humide, de cyclage thermique, de stockage en température et d'électromigration attestent de la résistance à la corrosion et de la robustesse mécanique de cette intégration. Pour finir, les simulations par éléments finis indiquent que les interactions cohésives à l'interface de collage, combinées à la dilatation thermique du cuivre pendant le recuit, assistent significativement le processus de collage de surfaces de cuivre incurvées par sur-polissage. En outre, la déformation plastique macroscopique du cuivre semble avoir un effet néfaste sur le processus de scellement en freinant la propagation de l'onde de collage. / The context of this work is the three-dimensional integration of electronic devices. Among the various techniques allowing to assemble both mechanically and electrically stacked chips, the direct bonding of Cu-SiO2 mixed surfaces is the most promising option to date. Thanks to this method, the interconnection density of 106/cm² aimed by the industry is achievable, while providing a low contact resistivity and excellent reliability. The objective of this study is to demonstrate the compatibility of the direct hybrid bonding Cu-SiO2 process with integrations and architectures that mimic real circuits. For this purpose, test vehicles incorporating two-layer and four-layer copper test structures have been specifically designed. Furthermore, finite element simulations of the direct bonding process have been developed within the Abaqus software. First, the 200 and 300 mm chip-to-wafer direct bonding process is validated. Morphological and electrical characterizations show that this stacking method does not deteriorate the integrity and performances of two-layer test structures with respect to a wafer-to-wafer integration. Furthermore, thermal cycling tests confirm the excellent mechanical strength of the bonded dies. The second part of this work focuses on morphological, electrical and reliability characterizations of four-layer test structures. In this case, the 200 mm wafer-to-wafer architecture of the test vehicles is close to an industrial integration. The various observations conducted with scanning and transmission electron microscopy indicate an excellent bonding quality of Cu/Cu and SiO2/SiO2 interfaces. Furthermore, the formation mechanisms of cavities at the Cu/Cu interface and the copper diffusion phenomenon in the silica are investigated. Electrical characterizations show functional yields above 95 % and standard deviations below 3 % after annealing at 200 or 400 °C. Finally, reliability studies including unbiased HAST, thermal cycling, temperature storage and électromigration test prove the resistance to corrosion and the mechanical robustness of this integration. Finally, the finite element simulations indicate that the cohesive interactions at the bonding interface, combined with the thermal expansion of the copper during the annealing, significantly assist the bonding process of copper surfaces with a dishing effect. In addition, the macroscopic plastic deformation of the copper appears to have a detrimental effect on the sealing of the interface by slowing the propagation of the bonding wave.

Ces travaux de doctorat portent sur la caractérisation, la modélisation et l'optimisation des performances électriques des réseaux d'interconnexions dans les empilements 3D de circuits intégrés. Dans un premier temps des outils de caractérisation ont été développés pour les briques élémentaires d'interconnexions spécifiques à l'intégration 3D : les interconnexions de redistribution (RDL), les interconnexions enfouies dans le BEOL, les vias traversant le silicium (TSV) et les piliers de cuivre (Cu-Pillar). Des modèles électriques équivalents sont proposés et validés sur une très large bande de fréquence (MHz-GHz) par modélisation électromagnétique. Une analyse des performances électriques des chaînes complètes d'interconnexions des empilements 3D de puces est ensuite effectuée. Les empilements « Face to Face », « Face to Back » et par « Interposer » sont comparés en vue d'établir leurs performances respectives en terme de rapidité de transmission. Une étude est aussi réalisée sur les inductances 2D intégrées dans le BEOL et dont les performances électriques sont fortement impactées par le report des substrats de silicium. La dernière partie est consacrée à l'établissement de stratégies d'optimisation des performances des circuits 3D en vue de maximiser leur fréquence de fonctionnement, minimiser les retards de propagation et assurer l'intégrité des signaux (digramme de l'œil). Des réponses sont données aux concepteurs de circuits 3D quant aux meilleurs choix d'orientation des puces, de routage et de densité d'intégration. Ces résultats sont valorisés sur une application concrète de circuits 3D « mémoire sur processeur » (Wide I/O) pour lesquels les spécifications requises sur les débits (Gbp/s) restent un véritable challenge. / This PhD work deals with characterization and electrical modeling of interconnection networks for 3D stacking of advanced integrated circuits. First, characterization tools have been developed for basic interconnect element specific of the 3D integration : ReDistribution Layer (RDL) interconnect, Back End Of Lines (BEOL) interconnect, Through Silicon Via (TSV) and Copper Pillar. Equivalent models are proposed and then validated on a broad band frequency (MHz-GHz) by electromagnetic modeling. An analysis of global electrical performances of interconnections networks is investigated for 3D wafer stacking. Face to Face, Face to Back and Interposer stacking are compared in order to establish their performances in term of data rate transmission. A study is also carried on 2D inductances integrated in the BEOL to find out which electrical performances are strongly impacted by the stacking of silicon substrate. The last part is dedicated to the optimization strategies of the 3D circuits performances in order to maximize their frequency bandwidth, to minimize the propagation delays and to insure the signal integrity (eye diagram). Answers are given to the 3D circuits designers for determining the best choices of chips orientation, routing and integration density. These results are valued on a concrete application of 3D circuits “memory on processor” (Wide I/O) where obtaining the required specifications on data rate (Gbyps) remain a real challenge.

Avec l’augmentation de la densité de fonctionnalités dans les différents circuits intégrés nous entourant, l’intégration 3D (empilement des puces) devient incontournable. L’un des point-clés d’une telle intégration est la métallisation des vias traversant (TSV, Through Silicon Via) reliant deux puces entre-elles : ces TSV ont des facteurs de forme de plus en plus agressifs, pouvant dépasser 20. Les dépôts des couches barrière à la diffusion du cuivre et d’accroche pour le dépôt électrolytique du cuivre étant actuellement réalisées par dépôt physique en phase vapeur, ceux-ci sont limités en termes de conformité et de facteur de forme. Le travail de cette thèse porte sur le développement du dépôt de couches atomiques (ALD, Atomic Layer Deposition) de cuivre et de nitrure de tantale afin de résoudre les problèmes énoncés lors de la métallisation de TSV. Les précurseurs de cuivre étant actuellement mal connus, différents précurseurs ont été dans un premier temps évalués, afin de sélectionner celui répondant au cahier des charges précis de notre étude. Nous nous sommes par la suite attachés à l’étudier selon deux axes : d’abord en examinant ses propriétés thermodynamiques afin de mieux appréhender les réactions de dépôt, puis lors d’élaboration de films de cuivre sur différents substrats et à différentes conditions afin d’optimiser le procédé d’élaboration de films mince de cuivre. Dans un second temps, nous nous sommes attachés à l’étude d’un précurseur de tantale pour la réalisation de couches barrière à la diffusion. Celui-ci a été étudié en ALD, afin de proposer à l’industrie microélectronique un procédé de dépôt de couches barrière et d’accroche optimisé. Pour finir, nous avons vérifié que l’ALD permet le dépôt conforme dans des TSV à haut facteur de forme, et que les films obtenus ont les propriétés correspondant au cahier des charges de l’industrie la microélectronique. / With the increasing density of features in the various integrated circuits surrounding us, 3D integration (stacking chips) becomes essential. One key point of such integration is the metallization of Through Silicon Vias (TSV) connecting two chips together: the aspect ratio of these TSV will be higher than 20 in the near future. The copper-diffusion barrier layer and seed layer for the electrodeposition of copper are currently deposited by physical vapour deposition, and this technique is limited in terms of conformality in high aspect ratio structure. This work focuses on the development of the Atomic Layer Deposition (ALD) of copper and tantalum nitride in order to propose conformal deposition method of barrier and seed layers. Copper precursors being not well known, different precursors were initially evaluated following the specifications of our study. Once the most promising precursor selected, it has been studied in two different ways. Firstly, a thermodynamic study has been carried out to understand the deposition mechanism; then copper ALD films were deposited on different substrates using different conditions to optimize the deposition. In a second step, a tantalum precursor has been studied for ALD of diffusion barrier, in order to offer the microelectronics industry a deposition method for both barrier and seed layer. Finally, we verified that ALD leads to conformal deposition on high aspect ratio TSV, and that the resulting films have properties corresponding to the specifications of the microelectronic industry.

Le but de cette thèse est de réaliser et d’étudier les propriétés électroniques d’un transistor à canal nanofil monocristallin à base de Si/SiGe (voir figure), élaboré par croissance CVD-VLS, à grille enrobante ou semi-enrobante en exploitant une filière technologique compatible CMOS. Ces transistors vont nous permettre d’augmenter la densité d’intégration et de réaliser de nouvelles fonctionnalités (par exemple : des interconnections reconfigurables) dans les zones froides d’un circuit intégré. La thèse proposée se déroulera dans le cadre d'une collaboration entre le laboratoire LTM-CNRS et le laboratoire SiNaPS du CEA/INAC/SP2M et utilisera la Plateforme Technologique Amont (PTA) au sein du pôle MINATEC. / The goal of this thesis is to build and characterize nanowire based field-effect-transistors. These FET will have either back or wrapping gate using standard CMOS process. Theses transistors will allow us to increase the integration density in back end stages of IC's fabrication and add new functionnalities suc as reconfigurable interconnections. The thesis will be done in collaboration between LTM/CNRS and CEA/INAC/SP2M/SiNaPS laboratories using the PTA facilities located in MINATEC.

L’utilisation de photodiodes avalanche monophotoniques (PAMP) pour une utilisation au sein d’imageur préclinique par tomographie d’émission par positrons est d’intérêt. En effet, l’utilisation de ces photodétecteurs intégrés au CMOS est poussée par leurs excellentes performances de résolution en temps ainsi que leur haute sensibilité. Cependant, l’utilisation de ces détecteurs nécessite également un circuit intégré de contrôle visant à protéger les photodiodes de courants trop élevés lors de déclenchement d’avalanches et de contrôler leurs temps mort. Ces circuits de plus en plus sophistiqués nécessitent un espace significatif diminuant ainsi la surface photosensible à la surface de la puce et diminuant leurs sensibilités. L’assemblage 3D puce-à-puce est donc nécessaire dans le but d’augmenter la surface photosensible et de ne pas limiter les fonctionnalités de contrôles électroniques individuelles à chaque PAMP. Ce document présente le développement d’un procédé d’assemblage 3D puce-à-puce visant l’intégration de matrices de PAMP. Les étapes de microfabrication nécessaires visent l’intégration d’interconnexions verticales au travers du substrat (TSV) permettant de transmettre les signaux d’une couche à l’autre et le collage 3D de ceux-ci. De plus, des mesures de caractéristiques de bruits ont été effectuées sur des puces ayant subi certaines étapes de microfabrication du procédé d’assemblage 3D. Ces mesures ont été effectuées dans le but de déterminer l’impact potentiel du procédé d’assemblage sur les performances des PAMP intégrés en 3D.

L'intégration 3D, mode de conception par empilement des puces, vise à la fois la densification des systèmes et la diversification des fonctions. La réduction des dimensions des interconnexions 3D et l'augmentation de la densité de courant accroissent les risques liés à l'électromigration. Une connaissance précise de ce phénomène est requise pour développer un modèle numérique prédictif de la défaillance et ainsi anticiper les difficultés dès le stade de la conception des technologies. Une méthode inédite d'observation in operando dans un MEB de l'endommagement par électromigration des interconnexions 3D est conçue. La structure d'étude avec des vias traversant le silicium (TSV) « haute densité » est testée à 350 °C avec une densité de courant injectée de l'ordre de 1 MA/cm², et simultanément caractérisée. La réalisation régulière de micrographies informe sur la nucléation des cavités, forcée dans la ligne de cuivre au-dessus des TSV, et sur le scénario de leur évolution. La formation d'ilots et la guérison des cavités sont également observées au cours des essais (quelques dizaines à centaines d'heures). Une relation claire est établie entre l'évolution des cavités et celle de la résistance électrique du dispositif. Les différents essais, complétés par des analyses post-mortem (FIB-SEM, EBSD, MET) démontrent l'impact de la microstructure sur le mécanisme de déplétion. Les joints de grains sont des lieux préférentiels de nucléation et influencent l'évolution des cavités. Un effet probable de la taille des grains et de leur orientation cristalline est également révélé. Enfin, l'étude se consacre à l'implémentation d'un modèle multiphysique dans un code éléments finis de la phase de nucléation des cavités. Ce modèle est constitué des principaux termes de gestion de la migration. / 3D integration, conception mode of chips stacking, aims at both systems densification and functions diversification. The downsizing of 3D interconnects dimensions and the increase of current density rise the hazard related to electromigration. An accurate knowledge of the phenomenon is required to develop a predictive modeling of the failure in order to anticipate the difficulties as soon as the stage of technologies conception. Thus, a hitherto unseen SEM in operando observation method is devised. The test structure with “high density” through silicon vias (TSV) is tested at 350 °C with an injected current density of about 1 MA/cm², and simultaneously characterized. Regular shots of micrographs inform about the voids nucleation, forced in copper lines above the TSV, and about the scenario of their evolution. Islets formation and voids curing are also observed during the tens to hundreds hours of tests. A clear relation is established between voids evolution and the one of the electrical resistance. The different tests, completed by post-mortem analyses (FIB-SEM, EBSD, TEM), demonstrate the impact of microstructure on the depletion mechanism. Grains boundaries are preferential voids nucleation sites and influence the voids evolution. A probable effect of grains size and crystallographic orientation is revealed. Finally, the study focuses on the implementation of a multiphysics modeling in a finite elements code of the voids nucleation phase. This modeling is constituted of the main terms of the migration management.

De nombreuses applications en sciences nucléaires bénéficieraient d’un détecteur possédant une précision temporelle de 10 ps largeur à mi-hauteur à la mesure d’un photon unique. Par exemple, le projet de Time-Imaging Calorimeter en cours de conception au CERN requiert un détecteur possédant une telle précision temporelle afin de mesurer le temps de vol (TDV) et la trajectoire des particules émises lors des collisions dans les expériences du Large Hadron Collider (LHC), ce qui permet d’identifier ces dites particules. De plus, un détecteur possédant une précision temporelle de l’ordre de 10 ps permettra la mitigation de l’empilement des événements. Un second exemple est la tomographie d’émission par positrons (TEP), une modalité d’imagerie médicale non-invasive qui mesure la distribution d’un traceur radioactif afin d’étudier et détecter le cancer. Dans le but de développer un scanner TEP temps réel, le groupe de recherche en appareillage médical de Sherbrooke (GRAMS) travaille sur l’intégration de la mesure du TDV de l’interaction TEP. Les meilleures performances actuelles des détecteurs TEP se situent aux alentours de 150 ps, ce qui n’est pas suffisant pour intégrer le TDV dans un scanner TEP préclinique. Cette mesure exige une résolution temporelle TEP de l’ordre de 10 ps. La solution proposée par le GRAMS est de développer un module de comptage monophotonique (MCMP) 3D qui est composé d’une matrice de photodiodes avalanches monophotoniques (PAMP) reliée par des interconnexions verticales (TSV) à une matrice de circuits de lecture composée d’un circuit d’étouffement et d’un convertisseur temps-numérique. Ce détecteur permet donc de mesurer précisément le temps d’arrivée de chaque photon détecté. Ce document présente la conception du circuit d’étouffement réalisé en technologie CMOS 65 nm de TSMC (Taiwan Semiconductor Manufacturing Company) intégré à chaque pixel de 50 × 50 µm2 dans un MCMP 3D. Afin de répondre au besoin de précision temporelle de 10 ps dans un détecteur 3D, le circuit proposé est un circuit d’étouffement passif avec une recharge active possédant un amplificateur opérationnel en boucle ouverte à titre de comparateur de tension. L’amplificateur opérationnel utilisé possède un seuil ajustable de 0 à 2,5 V afin d’être en mesure d’évaluer le seuil optimal pour la mesure de gigue temporelle avec une PAMP. La taille finale du circuit d’étouffement est de 18 × 30 µm2 incluant l’amplificateur qui est d’une taille de 13 × 8 µm2, ce qui représente respectivement environ 22% et 4% de la taille totale du pixel. Le circuit d’étouffement possède une gigue temporelle de 4 ps largeur à mi-hauteur (LMH). Les résultats obtenus prouvent qu’il est possible d’intégrer de l’électronique de lecture de PAMP dans un MCMP 3D possédant des performances temporelles sous les 10 ps.

Résumé : Le transistor monoélectronique (SET) est un dispositif nanoélectronique très attractif à cause de son ultra-basse consommation d’énergie et sa forte densité d’intégration, mais il n’a pas les capacités suffisantes pour pouvoir remplacer complètement la technologie CMOS. Cependant, la combinaison de la technologie SET avec celle du CMOS est une voie intéressante puisqu’elle permet de profiter des forces de chacune, afin d’obtenir des circuits avec des fonctionnalités additionnelles et uniques. Cette thèse porte sur l’intégration 3D monolithique de nanodispositifs dans le back-end-of-line (BEOL) d’une puce CMOS. Cette approche permet d’obtenir des circuits hybrides et de donner une valeur ajoutée aux puces CMOS actuelles sans altérer le procédé de fabrication du niveau des transistors MOS. L’étude se base sur le procédé nanodamascène classique développé à l’UdeS qui a permis la fabrication de dispositifs nanoélectroniques sur un substrat de SiO2. Ce document présente les travaux réalisés sur l’optimisation du procédé de fabrication nanodamascène, afin de le rendre compatible avec le BEOL de circuits CMOS. Des procédés de gravure plasma adaptés à la fabrication de nanostructures métalliques et diélectriques sont ainsi développés. Le nouveau procédé nanodamascène inverse a permis de fabriquer des jonctions MIM et des SET métalliques sur une couche de SiO2. Les caractérisations électriques de MIM et de SET formés avec des jonctions TiN/Al2O3 ont permis de démontrer la présence de pièges dans les jonctions et la fonctionnalité d’un SET à basse température (1,5 K). Le transfert de ce procédé sur CMOS et le procédé d’interconnexions verticales sont aussi développés par la suite. Finalement, un circuit 3D composé d’un nanofil de titane connecté verticalement à un transistor MOS est réalisé et caractérisé avec succès. Les résultats obtenus lors de cette thèse permettent de valider la possibilité de co-intégrer verticalement des dispositifs nanoélectroniques avec une technologie CMOS, en utilisant un procédé de fabrication compatible. / Abstract : The single electron transistor (SET) is a nanoelectronic device very attractive due to its ultra-low power consumption and its high integration density, but he is not capable of completely replace CMOS technology. Nevertheless, the hybridization of these two technologies is an interesting approach since it combines the advantages of both technologies, in order to obtain circuits with new and unique functionalities. This thesis deals with the 3D monolithic integration of nanodevices in the back-end-ofline (BEOL) of a CMOS chip. This approach gives the opportunity to build hybrid circuits and to add value to CMOS chips without fundamentally changing the process fabrication of MOS transistors. This study is based on the nanodamascene process developed at UdeS, which is used to fabricate nanoelectronic devices on a SiO2 layer. This document presents the work done on the nanodamascene process optimization, in order to make it compatible with the BEOL of CMOS circuits. The development of plasma etching processes has been required to fabricate metallic and dielectric nanostructures useful to the fabrication of nanodevices. MIM junctions and metallic SET have been fabricated with the new reverse nanodamascene process on a SiO2 substrate. Electrical characterizations of MIM devices and SET formed with TiN/Al2O3 junctions have shown trap sites in the dielectric and a functional SET at low temperature (1.5 K). The transfer process on CMOS substrate and the vertical interconnection process have also been developed. Finally, a 3D circuit consisting of a titanium nanowire connected to a MOS transistor is fabricated and is functional. The results obtained during this thesis prove that the co-integration of nanoelectronic devices in the BEOL of a CMOS chip is possible, using a compatible process.

L’intégration hétérogène de circuits électroniques sur un interposeur silicium offre de nouvelles perspectives dans l’élaboration de systèmes complexes pour les applications nécessitant de grandes bande-passantes. L’assemblage vertical de puces à très haute densité sur cette plate-forme silicium de grande taille pose néanmoins d’importants défis technologiques. Le cœur de cette étude se concentre plus particulièrement sur les problématiques thermo-mécaniques qui affectent le processus de fabrication de l’interposeur à de multiples échelles. À l’échelle macroscopique, la courbure importante découlant des contraintes dans les couches diélectriques minces complexifie l’assemblage. La caractérisation de ces déformations par une technique de "shadow moiré" sert à définir et valider une solution de compensation de la courbure via le dépôt de diélectriques en face arrière. Une stratégie de mesure des contraintes mésoscopiques par des capteurs de contraintes en rosette est ensuite déployée. L’étude montre l’adéquation des capteurs piézorésistifs pour la mesure des interactions puces-puces dans les assemblages de circuits tridimensionnels. Enfin, les contraintes thermomécaniques microscopiques induites par les vias de cuivre traversant l’interposeur sont cartographiées à grande échelle par nano-diffraction d’un rayonnement synchrotron. Ces mesures débouchent sur l’élaboration d’un modèle numérique prédictif et l’estimation des variations de mobilité des porteurs de charge autour des vias. Les principales barrières à l’adoption de l’interposeur ont été finalement identifiées et un panel d’outils a été développé afin de garantir une faisabilité de réalisation de futurs prototypes. / The heterogeneous integration of microelectronic chips on a silicon interposer offers new perspectives in the manufacturing of complex systems for high bandwidths applications. However, the high density vertical assembly of several chips on this silicon platform has proven to be technologically challenging. This study is especially focused on the thermo-mechanical issues which affect the manufacturing of the interposer at multiple scales. At macroscopic scale, the high curvature of the die, induced by stress in thin films, has a negative impact on various assembly processes. By using a thermal shadow moiré technique, the characterization of the thermo-mechanical deformations aims to define and validate a strategy of curvature compensation through the deposition of thin dielectric layers on the back-side of the die. The integration of stress sensors to depict the mesoscopic local stress in 3D assemblies is then investigated. The study demonstrates the ability of piezoresistive based sensors to measure chip/package interactions in a typical interposer assembly flow. Eventually, the thermo-mechanical stress at microscopic scale induced by the copper through silicon vias in a silicon interposer are mapped thanks to a nanodiffraction technique using synchrotron radiation. Corresponding experimental investigations allow to validate a predictive numerical model and estimate the mobility variations of charge carriers in silicon around the vias. Eventually, the main barriers to silicon interposer adoption have been identified and several tools were developed to ensure the feasibility of future prototypes.

Les innovations actuelles en électronique allient à la fois des critères de coût, de performance et de taille. Or à l'ère du tout numérique, les technologies CMOS sont confrontées à la stagnation de leurs performances électriques. Parallèlement, les systèmes hétérogènes multifonctions s'orientent vers une complexification extrême de leurs architectures, augmentant leur coût de conception. Les problématiques de performance électrique et d'hétérogénéité convergent vers un objectif commun. Une solution industriellement viable pour atteindre cet objectif d'architecture ultime est l'intégration tridimensionnelle de circuits intégrés. En empilant verticalement des circuits classiques aux fonctionnalités diverses, cette architecture ouvre la voie à des systèmes multifonctions miniaturisés dont les performances électriques sont meilleures que l'existant. Néanmoins, les technologies CMOS ne sont pas conçues pour être intégrées dans une architecture 3D. Cette thèse de doctorat s'intéresse à évaluer toute forme d'impact engendré par les technologies d'intégration 3D sur les performances électriques des composants CMOS. Ces impacts sont classifiés en deux familles d'origine thermomécanique et électrique. Une étude exploratoire réalisée par modélisation TCAD a permis de montrer l'existence d'un couplage électrique par le substrat provoqué par les structures d'intégration 3D dont l'influence s'avère non négligeable pour les technologies CMOS. La seconde partie de l'étude porte sur la mise en œuvre et le test de circuits conçus pour quantifier ces phénomènes d'interaction thermomécanique et électrique, et leur impact sur les performances de transistors et d'oscillateurs en anneau.