Manufacturing process development is under constant pressure to achieve a good yield for stable processes. The development of new technologies, especially in the field of photomask and semiconductor development, is at its phys- ical limits. In this area, data, e.g. sensor data, has to be collected and analyzed for each process in order to ensure process quality. With increasing complexity of manufactur- ing processes, the volume of data that has to be evaluated rises accordingly. The complexity and data volume exceeds the possibility of a manual data analysis. At this point, data mining techniques become interesting. The application of current techniques is complex because most of the data is captured with sensor measurement tools. Therefore, every measured value contains a specific error. In this paper we propose an error-aware extension of the density-based al- gorithm DBSCAN. Furthermore, we present some quality measures which could be utilized for further interpretation of the determined clustering results. With this new cluster algorithm, we can ensure that masks are classified into the correct cluster with respect to the measurement errors, thus ensuring a more likely correlation between the masks.

So far, only CMOS compatible and scalable hafnia-zirconia (HZO) based ferroelectric (FE) n-FeFETs have been reported. To enable the full ferroelectric hierarchy [1] both p- and n-type devices should be available. Here we report a p-FeFET with a large memory window (MW) for the first time. Moreover, we propose different integration schemes comprising structures with and without internal gate resulting in metal-FE-insulator-Si (MFIS) and metal-FE-metal-insulator-Si (MFMIS) devices which could be used to tackle the problem of interface (IF) degradation and possibly decrease the power consumption of the devices.

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Here, silicon oxide was formed in a U-shaped trench of a power metal-oxide semiconductor field-effect transistor device by various processes. One SiO₂ formation process was performed in multiple steps to create a low-defect Si-SiO₂ interface, where first a thin initial oxide was grown by thermal oxidation followed by the deposition of a much thicker oxide layer by chemical vapor deposition (CVD). In a second novel approach, silicon nitride CVD was combined with radical oxidation to form silicon oxide in a stepwise sequence. The resulting stack of silicon oxide films was then annealed at temperatures between 1000 and 1100 °C. All processes were executed in an industrial environment using 200 mm-diameter (100)-oriented silicon wafers. The goal was to optimize the trade-off between wafer uniformity and conformality of the trenches. The thickness of the resulting silicon oxide films was determined by ellipsometry of the wafer surface and by scanning electron microscopy of the trench cross sections. The insulation properties such as gate leakage and electrical breakdown were characterized by current–voltage profiling. The electrical breakdown was found to be highest for films treated with rapid thermal processing. The films fabricated via the introduced sequential process exhibited a breakdown behavior comparable to films deposited by the common low-pressure CVD technique, while the leakage current at electric fields higher than 5 MV/cm was significantly lower.

Ce travail concerne les transistors bipolaires à hétérogène TBH SiGe. En particulier, l'auto-échauffement des transistors unitaires et le couplage thermique avec leurs plus proches voisins périphériques sont caractérisés et modélisés. La rétroaction électrothermique intra- et inter-transistor est largement étudiée. En outre, l’impact des effets thermiques sur la performance de deux circuits analogiques est évalué. L'effet d'autoéchauffement est évalué par des mesures à basse fréquence et des mesures impulsionnelles DC et AC. L'auto-échauffement est diminué de manière significative en utilisant des petites largeurs d'impulsion. Ainsi la dépendance fréquentielle de l’autoéchauffementa été étudiée en utilisant les paramètres H et Y. De nouvelles structures de test ont été fabriqués pour mesurer l'effet de couplage. Les facteurs de couplage thermique ont été extraits à partir de mesures ainsi que par simulations thermiques 3D. Les résultats montrent que le couplage des dispositifs intra est très prononcé. Un nouvel élément du modèle de résistance thermique récursive ainsi que le modèle de couplage thermique a été inclus dans un simulateur de circuit commercial. Une simulation transitoire entièrement couplée d'un oscillateur en anneau de 218 transistors a été effectuée. Ainsi, un retard de porte record de 1.65ps est démontré. À la connaissance des auteurs, c'est le résultat le plus rapide pour une technologie bipolaire. Le rendement thermique d'un amplificateur de puissance à 60GHz réalisé avec un réseau multi-transistor ou avec un transistor à plusieurs doigts est évalué. La performance électrique du transistor multidoigt est dégradée en raison de l'effet de couplage thermique important entre les doigts de l'émetteur. Un bon accord est constaté entre les mesures et les simulations des circuits en utilisant des modèles de transistors avec le réseau de couplage thermique. Enfin, les perspectives sur l'utilisation des résultats sont données. / The power generate by modern silicon germanium (SiGe) heterojunction bipolar transistors (HBTs) can produce large thermal gradients across the silicon substrate. The device opering temperature modifies model parameters and can significantly affect circuit operation. This work characterizes and models self-heating and thermal coupling in SiGe HBTs. The self-heating effect is evaluated with low frequency and pulsed measurements. A novel pulse measurement system is presented that allows isothermal DC and RF measurements with 100ns pulses. Electrothermal intra- and inter-device feedback is extensively studied and the impact on the performance of two analog circuits is evaluated. Novel test structures are designed and fabricated to measure thermal coupling between single transistors (inter-device) as well as between the emitter stripes of a multi-finger transistor (intra-device). Thermal coupling factors are extracted from measurements and from 3D thermal simulations. Thermally coupled simulations of a ring oscillator (RO) with 218 transistors and of a 60GHz power amplifier (PA) are carried out. Current mode logic (CML) ROs are designed and measured. Layout optimizations lead to record gate delay of 1.65ps. The thermal performance of a 60GHz power amplifier is compared when realized with a multi-transistor array (MTA) and with a multi-finger trasistor (MFT). Finally, perspectives of this work within a CAD based circuit design environment are discussed.

Ce travail de thèse présente une étude concernant la caractérisation des effets électrothermiques dans les transistors bipolaires à hétérojonction (HBT) en SiGe. Lors de ces travaux, deux procédés technologiques BiCMOS à l’état de l’art ont été analysés: le B11HFC de Infineon Technologies (130nm) et le B55 de STMicroelectronics (55nm).Des structures de test dédiées ont étés conçues, pour évaluer l’impact électrothermique du back end of line (BEOL) de composants ayant une architecture à un ou plusieurs doigts d’émetteur. Une caractérisation complète a été effectuée en régime continu et en mode alternatif en petit et en grand signal. De plus, une extraction des paramètres thermiques statiques et dynamiques a été réalisée et présentée pour les structures de test proposées. Il est démontré que les figures de mérite DC et RF s’améliorent sensiblement en positionnant des couches de métal sur le transistor, dessinées de manière innovante et ayant pour fonction de guider le flux thermique vers l’extérieur. L’impact thermique du BEOL a été modélisé et vérifié expérimentalement dans le domaine temporel et fréquentiel et aussi grâce à des simulations 3D par éléments finis. Il est à noter que l’effet du profil de dopage sur la conductivité thermique est analysé et pris en compte.Des topologies de transistor innovantes ont étés conçues, permettant une amélioration des spécifications de l’aire de sécurité de fonctionnement, grâce à un dessin innovant de la surface d’émetteur et du deep trench (DTI).Un modèle compact est proposé pour simuler les effets de couplage thermique en dynamique entre les émetteurs des HBT multi-doigts; ensuite le modèle est validé avec de mesures dédiées et des simulations TCAD.Des circuits de test ont étés conçus et mesurés, pour vérifier la précision des modèles compacts utilisés dans les simulateurs de circuits; de plus, l’impact du couplage thermique entre les transistors sur les performances des circuits a été évalué et modélisé. Finalement, l’impact du dissipateur thermique positionné sur le transistor a été étudié au niveau circuit, montrant un réel intérêt de cette approche. / This work is focused on the characterization of electro-thermal effects in advanced SiGe hetero-junction bipolar transistors (HBTs); two state of the art BiCMOS processes have been analyzed: the B11HFC from Infineon Technologies (130nm) and the B55 from STMicroelectronics (55nm).Special test structures have been designed, in order to evaluate the overall electro-thermal impact of the back end of line (BEOL) in single finger and multi-finger components. A complete DC and RF electrical characterization at small and large signal, as well as the extraction of the device static and dynamic thermal parameters are performed on the proposed test structures, showing a sensible improvement of the DC and RF figures of merit when metal dummies are added upon the transistor. The thermal impact of the BEOL has been modeled and experimentally verified in the time and frequency domain and by means of 3D TCAD simulations, in which the effect of the doping profile on the thermal conductivity is analyzed and taken into account.Innovative multi-finger transistor topologies are designed, which allow an improvement of the SOA specifications, thanks to a careful design of the drawn emitter area and of the deep trench isolation (DTI) enclosed area.A compact thermal model is proposed for taking into account the mutual thermal coupling between the emitter stripes of multi-finger HBTs in dynamic operation and is validated upon dedicated pulsed measurements and TCAD simulations.Specially designed circuit blocks have been realized and measured, in order to verify the accuracy of device compact models in electrical circuit simulators; moreover the impact on the circuit performances of mutual thermal coupling among neighboring transistors and the presence of BEOL metal dummies is evaluated and modeled.

Les objectifs de la thèse sont d’élaborer des systèmes d’instrumentation électronique qui permettent une analyse et un diagnostic fins de l’état d’intégrité et du processus de vieillissement des composants de puissance à semi-conducteur. Ces travaux visent à évaluer la variation de la conductivité de la métallisation à l’aide de capteurs à Courant Foucault (CF) mais aussi à estimer l’effet du vieillissement des puces et de leur assemblage sur la distribution de courant dans les puces afin de mieux comprendre les mécanismes de défaillance. Des éprouvettes simplifiées mais également des modules de puissance représentatifs ont été vieillis par les cyclages thermique. Les capteurs développés ont été utilisés afin, d’une part de suivre le vieillissement, mais aussi d’autre part afin de comprendre l’effet de ce vieillissement sur le comportement des puces de puissance. Un banc d’instrumentation dédié a été élaboré et exploité pour la mesure locale de la conductivité électrique par le capteur à courants de Foucault, et l’estimation de la distribution de courants à partir de la mesure de cartographies de champ magnétique par capteurs de champ, ou à partir de la cartographie de la distribution de tension sur la métallisation de source. Ce banc a permis en premier lieu d’évaluer la pertinence et les performances de différents types de capteurs exploitables. Le travail s’est également appuyé sur des techniques de traitement de signal, à la fois pour estimer de manière quantitative les informations de conductivité des métallisations issues des capteurs à courant de Foucault, mais aussi pour l’analyse de la distribution de courant à partir des informations fournies par des capteurs de champ magnétiques. Les modèles utilisés exploitent des techniques de modélisation comportementale (le modèle approché de « transformateur analogique » modélisant capteurs à CF ou bien d’inversion de modèle semi-analytique dans le cas l’estimation de la distribution de courant). Les résultats obtenus à partir de ces modèles nous permettrons, d’une part de mieux comprendre certains mécanismes de défaillance, mais également de proposer une implantation et des structures de capteurs pour le suivi « in situ » de l’intégrité des composants. / This thesis is dedicated to develop electronic instrumentation systems that allow to analyse the ageing process and to make a diagnosis the failure mechanisms of power semiconductor device. The research objectives were to evaluate the electrical conductivity variation of metallization layer using the eddy current technique but also to estimate the ageing effect of the semiconductor dies and their module packaging on the current distribution in the die, to better understand the mechanism failures. The specimens simplified and the power semiconductor modules were aged by thermal cycles. The various sensors have been used (eddy current sensor, Hall sensor), to follow the ageing process, and to understand the ageing effect on the power semiconductor die. The experimental instrumentation system has been developed and used, to realize the non destructive evaluation by the eddy current technique on the metallization layer and to measure the map of magnetic field induced above the die by the magnetic sensor, the potential distribution. In the first time, this system allowed to evaluate the relevance and the performance of different type sensors used for the local measure on the electrical conductivity by eddy current sensors and on the currents distribution by Hall sensors or the potential distribution of the source metallization layer. This work was also supported by the signal processing techniques. To estimate quantitatively the electrical conductivity of metallization layer by the eddy current sensors, a model using the two-winding transformer analogy simulate the electromagnetic interaction between the sensor and the conducting plate. And, the current distribution from the measured data is given by inverting a mesh-free modeling of the induced magnetic field. The results obtained from these models can allow us to firstly understand certain failure mechanisms, but also to propose the integrated circuit with the sensors for monitoring "in situ" the state ageing of power semiconductor device.

Le rendement consommation/fréquence des futures générations de circuits intégrés sur silicium n’est pas satisfaisant à cause de la faible mobilité électronique de ce semi-conducteur et des relativement grandes tensions d’alimentation VDD requises. Ce travail se propose d’explorer numériquement les potentialités des transistors à effet de champ (FET) à base de matériaux III-V à faible bande interdite et à haute mobilité pour un fonctionnement en haute fréquence et une ultra basse consommation. Tout d’abord, l’étude consiste à analyser théoriquement le fonctionnement d’une capacité MOS III-V en résolvant de façon auto-cohérente les équations de Poisson et Schrödinger (PS). On peut ainsi comprendre comment et pourquoi les effets extrinsèques comme les états de pièges à l’interface high-k/III-V dégradent les caractéristiques intrinsèques. Pour une géométrie 2D, les performances des dispositifs sont estimées pour des applications logiques et analogiques à l’aide d’un modèle de transport quasi-balistique.Nous avons ensuite étudié plus en détails les performances des MOSFET III-V en régimes statiques et dynamiques sous faible VDD, à l’aide du simulateur particulaire MONACO de type Monte Carlo. Les caractéristiques de quatre topologies de MOSFET ont été quantitativement étudiées, en termes de transport quasi-balistique, de courants statiques aux états passants et bloqués, de rendement fréquence/consommation et de bruit. Nous en tirons des conclusions sur l’optimisation de ces dispositifs. Enfin, l'étude comparative avec un FET à base de Si démontre clairement le potentiel des MOSFET III-V pour les applications à haute fréquence, à faible puissance de consommation et à faible bruit. / The optimal frequency performance/power-consumption trade-off is very difficult to achieve using CMOS technology because of low Si carrier mobility and relatively large supply voltage (VDD) required for circuit operation. The main objective of this work is to theoretically explore, in terms of operation frequency and power consumption, the potentialities of nano-MOSFET based on III-V materials with low energy bandgap and high electron mobility.First, this work analyzes theoretically the operation of a III-V MOS capacitor using self-consistent solution of Poisson - Schrödinger system equation. We can thus understand how and why the interface trap state densities at high-k/III-V interfaces degrade the intrinsic characteristics. For a 2D geometry, the performance of devices is estimated for digital and analog applications using a model of quasi-ballistic transport.Then, we estimated the performance of III-V MOSFET in static and dynamic regimes under low VDD, using MONACO a Monte Carlo simulator. The characteristics of four designs of III-V MOSFET have been studied quantitatively in terms of quasi-ballistic transport, DC current in ON and OFF states, frequency/consumption efficiency and optimum matching conditions of noise. We provide the guideline on the design optimization of the devices.Finally, the comparative study with Si-based devices clearly demonstrates the potentiality of III-V nano-MOSFET architectures for high-frequency and low-noise application under low operating power and even for low voltage logic.

Process variability is a major challenge for the design of nano scale MOSFETs due to fundamental physical limits as well as process control limitations. As the size of the devices is scales down to improve performance, the circuit becomes more sensitive to the process variations. Thus, it is necessary to have a device model that can predict the variations of device characteristics. Statistical modeling method is a potential solution for this problem. The novelty of the work is that we connect BSIM parameters directly to the underlying process parameters. This is very useful for fabs to optimize and control the specific processes to achieve certain circuit metric. This methodology and framework is extendable to any future technologies, because we used a device independent, but process depended frame work In the first part of this thesis, presents the design of nominal MOS devices with 28 nm physical gate length. The device is optimized to meet the specification of low standby power technology specification of International Technology Roadmap for Semiconductors ITRS(2012). Design of experiments are conducted and the following parameters gate length, oxide thickness, halo concentration, anneal temperature and title angle of halo doping are identified as the critical process parameters. The device performance factors saturation current, sub threshold current, output impendence and transconductance are examined under process variabilty. In the subsequent sections of the thesis, BSIM parameter extraction of MOS devices using the software ICCAP is presented. The variability of the spice parameters due to process variation is extracted. Using the extracted data a new BSIM interpolated model for a variability aware circuit design is proposed assume a single process parameter is varying. The model validation is done and error in ICCAP extraction method for process variability is less than 10% for all process variation condition in 3σ range. In the next section, proposes LUT model and interpolated method for a variability aware circuit design for single parameter variation. The error in LUT method for process variability reports less than 3% for all process variation condition in 3σ range. The error in perdition of drain current and intrinsic gain for LUT model files are very close to the result of device simulation. The focus of the work was to established effective method to interlink process and SPICE parameters under variability. This required generating a large number of BSIM parameter ducks. Since there could be some inaccuracy in large set of BSIM parameters, we used LUT as a golden standard. We used LUT modeling as a benchmark for validation of our BSIM3 model In the final section of thesis, impact of multi parameter variation of the processes in device performance is modelled using RSM method; the model is verified using ANOVA method. Models are found to be sufficient and stable. The reported error is less than 1% in all cases. Monte Carlo simulation confirms stability and repeatability of the model. The model for random variabilty of process parameters are formulated using BSIM and compared with the LUT model. The model was tested using a benchmark circuit. The maximum error in Monte Carlo simulation is found to be less than 3% for output current and less than 8% for output impedance.

We report on the detailed electrical investigation of all-inkjet-printed thin-film transistor (TFT) arrays focusing on TFT failures and their origins. The TFT arrays were manufactured on flexible polymer substrates in ambient condition without the need for cleanroom environment or inert atmosphere and at a maximum temperature of 150 °C. Alternative manufacturing processes for electronic devices such as inkjet printing suffer from lower accuracy compared to traditional microelectronic manufacturing methods. Furthermore, usually printing methods do not allow the manufacturing of electronic devices with high yield (high number of functional devices). In general, the manufacturing yield is much lower compared to the established conventional manufacturing methods based on lithography. Thus, the focus of this contribution is set on a comprehensive analysis of defective TFTs printed by inkjet technology. Based on root cause analysis, we present the defects by developing failure categories and discuss the reasons for the defects. This procedure identifies failure origins and allows the optimization of the manufacturing resulting finally to a yield improvement.