Orientador: Jose Antonio Siqueira Dias / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-08-06T12:42:34Z (GMT). No. of bitstreams: 1 Oliveira_AlexVenanciode_M.pdf: 3915758 bytes, checksum: 2659008da021c19c0fea44959159f885 (MD5) Previous issue date: 2006 / Resumo: O presente trabalho tem por objetivo o projeto, desenvolvimento e montagem de um Condicionador de Sinais de baixo custo, versátil e com recursos básicos comparáveis aos equipamentos semelhantes existentes no mercado nacional, que são na sua grande maioria importados. O equipamento faz a conversão, filtragem, isolação e condicionamento de pequenos sinais de controle provenientes de diversos tipos de sensores e transdutores, comuns em ambiente industrial, utilizando uma tecnologia bem consolidada de transporte de sinais em malhas de controle industriais: o transporte no modo corrente de 4-20mA. Esta tecnologia, mesmo frente à novos desenvolvimentos digitais na área de controle e transmissão de sinais em ambiente industrial, resiste como alternativa econômica e de ótimos resultados, mesmo em ambientes extremamente agressivos, com altos níveis de interferência / Abstract: In this work it is presented the design, development and implementation of a low cost and versatile signal conditioner which is similar to the products available in the Brazilian market, most of them imported. The developed equipment performs the conversion, filtering, isolation and conditioning of small control signals from various types of sensors and transducers commonly used in industrial environments, by using a mature technology of signal transport in industrial control loops: current mode of 4-20mA. This technology, despite of new digital developments in the area of control and signal transmission in industrial environments, resists as an economic alternative with excellent results, especially in extremely aggressive environments with high levels of interference / Mestrado / Eletrônica, Microeletrônica e Optoeletrônica / Mestre em Engenharia Elétrica

Orientador: Carlos Alberto dos Reis Filho / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-08-14T00:43:32Z (GMT). No. of bitstreams: 1 Coimbra_RicardoPureza_M.pdf: 4991793 bytes, checksum: 2b5fb9293ae9abe4c248964485ff74e3 (MD5) Previous issue date: 2009 / Resumo: Fontes de referência de tensão e sensores de temperatura são blocos extensivamente utilizados em sistemas microeletrônicos. Como alternativa à aplicação de estruturas consolidadas, mas protegidas por acordos de propriedade intelectual, é permanente a demanda pelo desenvolvimento de novas técnicas e estruturas originais destes circuitos. Também se destaca o crescente interesse por soluções de baixa tensão, baixo consumo e compatíveis com processos convencionais de fabricação. Este trabalho descreve o desenvolvimento de um circuito que atende a estas exigências, fornecendo uma tensão de referência e um sinal de sensoriamento térmico, obtidos a partir de um arranjo adequado de transistores MOS, que operam em regime de forte inversão. O princípio de operação do circuito desenvolvido foi inspirado no conceito de que é possível empilhar n transistores MOS, polarizados com corrente adequada, de tal forma que a queda de tensão sobre a pilha de transistores, com amplitude nVGS, apresente a mesma taxa de variação térmica que a tensão VGS produzida por um único transistor. Nesta condição, a diferença entre as duas tensões é constante em temperatura, constituindo-se em uma referência de tensão. No entanto, o empilhamento de dois ou mais transistores impossibilita a operação do circuito sob baixa tensão. Isto motivou a adaptação da técnica, obtendo a tensão nVGS com o auxílio de um arranjo de resistores, sem o empilhamento de transistores. Desta forma, o potencial limitante da tensão mínima de alimentação tornou-se a própria tensão de referência, cuja amplitude é próxima de um único VGS. A estrutura desenvolvida fornece também um sinal de tensão com dependência aproximadamente linear com a temperatura absoluta, que pode ser aplicado para sensoriamento térmico. Foram fabricados protótipos correspondentes a diversas versões de dimensionamento do circuito para comprovação experimental de seu princípio de operação. O melhor desempenho verificado corresponde à geração de uma tensão de referência com coeficiente térmico de 8,7ppm/ºC, no intervalo de -40ºC a 120ºC, operando com tensão de 1V. Embora o estado da arte seja representado por índices tão baixos quanto 1ppm/ºC, para a mesma faixa de temperatura, a característica compacta do circuito e seu potencial de aplicação sob as condições de baixa tensão e baixo consumo lhe conferem valor como contribuição para este campo de pesquisa e desenvolvimento. / Abstract: Voltage references and temperature sensors are blocks extensively used in microelectronic systems. As an alternative to the use of consolidated structures that are protected by intellectual property agreements, there is a permanent demand for the development of new techniques and structures for these circuits. It can be also highlighted the growing interest for low-voltage and low-power solutions, implemented in conventional IC technologies. This work describes the development of a circuit that meets these requirements by providing a voltage reference and temperature sensing signal obtained from a suitable arrangement of MOS transistors biased in strong inversion. The operation principle of the circuit developed is based on the concept that it is possible for a stack of n MOS transistors, biased by an appropriate current, to show a voltage drop, equal to nVGS, with the same thermal variation rate as a VGS voltage produced by a single transistor. Hence, the difference between the two voltage signals is temperature independent, characterizing a voltage reference. However, the stacking of two or more transistors prevents the operation of the circuit under low voltage. This fact motivated to adapt the technique by obtaining the voltage nVGS with the aid of an array of resistors and no stacked transistors. The minimum supply voltage becomes limited only by the reference voltage itself, whose amplitude is close to a single VGS. The circuit developed also provides a voltage signal almost linearly dependent with the absolute temperature, which can be applied for thermal sensing. Prototypes corresponding to various dimensional versions of the circuit were produced to experimentally verify the principle of operation. The best performance corresponds to the generation of a voltage reference signal with 8.7ppm/ºC thermal coefficient, from -40ºC to 120ºC, under a 1V supply voltage. Although the state of the art is represented by values as low as 1ppm/ºC, at the same temperature range, the circuit's compact aspect together with the possibility to attend low-voltage and low-power requirements grants it value as contribution to this field of research and development / Mestrado / Eletrônica, Microeletrônica e Optoeletrônica / Mestre em Engenharia Elétrica

Orientador: Jose Antonio Siqueira Dias / Tese (doutorado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-08-14T10:56:11Z (GMT). No. of bitstreams: 1 Amaral_WellingtonAvelinodo.pdf: 14948298 bytes, checksum: 62522f5a0f70fd9563d5ac2c4c4652e2 (MD5) Previous issue date: 2009 / Resumo: Este trabalho teve como finalidade o projeto e prototipagem de uma referência de tensão CMOS (Complementary Metal Oxide Semiconductor) baseada na tensão de limiar do transistor MOS (Metal Oxide Semiconductor). A inovação apresentada neste trabalho é a utilização de uma arquitetura original e com alto desempenho. Nas medidas realizadas em laboratório o circuito apresentou uma variação de 11ppm/0C. Desempenho este comparável às referências do tipo bandgap. Também foi projetado um sensor de temperatura com coeficiente térmico igual a 1mV/0C. Portanto, dois circuitos foram enviados para fabricação (o circuito ceinv35 e o circuito ceinv66). O circuito ceinv35, utilizando suas estruturas de trimmer, pode operar como referência de tensão ou como sensor de temperatura. O circuito ceinv66 foi a principal configuração estudada. Ele utiliza um circuito extrator de Vth, um circuito de start-up e um amplificador operacional. O circuito extrator de Vth utiliza uma topologia inovadora. Nos dois circuitos (ceinv35 e ceinv66) foram utilizadas estruturas de trimmer para possibilitar ajustes externos. No capítulo de introdução é apresentado um "overview" dos circuitos utilizados como referência de tensão. São analisadas algumas referências do tipo bandgap e algumas técnicas usualmente utilizada para o projeto de referências de tensão CMOS. No capítulo 2 são analisados o princípio de funcionamento e todo o equacionamento do circuito proposto. No capítulo 3 são apresentados os resultados de simulação. O circuito ceinv35 apresentou um coeficiente térmico igual a 1mV/0C, funcionando ele como sensor de temperatura. Já operando como referência de tensão, a variação apresentada foi de 4:06ppm/0C. O circuito ceinv66 apresentou uma variação de apenas 3:14ppm/0C. O capítulo 4 cobre o projeto dos layouts dos circuitos. Eles foram projetados utilizando a tecnologia da AMS (Austria Microsystems) de comprimento mínimo de canal igual a 0:35_m. No capítulo 5 são apresentados os resultados da extração de parasitas dos circuitos. Após esta análise foi verificada a necessidade de reajuste dos circuitos, utilizando as estruturas de trimmer. No capítulo 6 são fornecidos os resultados experimentais dos dois circuitos. No capítulo 7 é apresentada uma alternativa para o projeto da referência de tensão sem a necessidade da utilização do circuito de start-up. Neste mesmo capítulo também é apresentada uma proposta de metodologia para projeto dos trimmers do circuito. No capítulo 8 são discutidas as inovações propostas neste trabalho e algumas conclusões sobre o projeto apresentado. / Abstract: The objective of this work is to design and prototype a CMOS voltage reference based on the threshold voltage of the MOS transistor. The innovation presented in this work is the use of an original architecture with high performance. In the laboratory measurements the circuit presented 11ppm/0C of variation. This performance is comparable to the bandgap references. A temperature sensor was also designed and presented a temperature coefficient of 1mV/0C. Therefore, two circuits were prototyped (the ceinv35 circuit and the ceinv66 circuit). The circuit ceinv35, using the trimmer structures, can operate as a voltage reference or a temperature sensor. The circuit ceinv66 was the main topology studied. It uses a Vth extractor circuit, a start-up circuit and an operational amplifier. The Vth extractor circuit uses an original topology. In both circuits (ceinv35 and ceinv66) were used trimmer structures to make possible off-chip adjusts. In the introduction chapter is presented an overview of the circuits used as voltage references. Some bandgap references and some techniques used to design CMOS voltage references are analyzed. In chapter 2 are shown the operation principles and the equations extracted of the proposed circuit. In chapter 3 are shown the simulation results. The circuit ceinv35 presented a temperature coefficient of 1mV/0C, working as a temperature sensor. On the other side, working as a voltage reference, the variation presented was 4:06ppm/0C. The circuit ceinv66 presented a variation of just 3:14ppm/0C. The chapter 4 covers the layout design of the circuits. The AMS (Austria Microsystems) technology with a minimum channel length of 0:35_m was used. In chapter 5 are presented the parasitic extraction simulations. After this analyses new adjusts were made in the circuits. The trimmers structures were used for this adjusts. In chapter 6 are provided the experimental results of both circuits. In chapter 7 is presented an alternative for the voltage reference design without using a start-up circuit. In this chapter is also presented a methodology for the trimmers design. In chapter 8 are discussed the proposed innovations and some conclusions about the design presented. / Universidade Estadual de Campi / Eletrônica, Microeletrônica e Optoeletrônica / Doutor em Engenharia Elétrica

A rápida e crescente demanda por tecnologias que permitam a redução das dimensões dos transistores planares de porta única leva a uma nova era de dispositivos tensionados mecanicamente. Os transistores de múltiplas portas (MuGFET) com canal de silício e o MOSFET planar convencional com canal de germânio são alguns destes promissores dispositivos avançados a receberem o tensionamento mecânico para aumento da mobilidade dos portadores. O tensionamento mecânico uniaxial, biaxial e ambos combinados são analisados através de simulação numérica de processos e dispositivos e medidas experimentais em três técnicas de tensionamento diferentes, além da análise de medidas obtidas de dispositivos experimentais para análise do aumento da mobilidade dos portadores através da transcondutância máxima. A linha de corte 1D de cada componente do tensionamento simulado é estudado de acordo com a sua dependência com a largura, altura, comprimento do canal e materiais utilizados, assim como a influência que as componentes de tensionamento exercem sobre os parâmetros elétricos analógicos, como transcondutância, ganho intrínseco de tensão e frequência de ganho de tensão unitário. A operação dos dispositivos de silício sobre isolante (SOI Silicon On Insulator) MuGFETs de porta tripla com variações no formato da secção transversal do canal do transistor e variações no comprimento e largura da aleta é estudada em casos selecionados. Um completo estudo da distribuição do tensionamento mecânico gerado por tensionamento global e por tensionamento local é realizado em estruturas com aleta retangular e trapezoidal, juntamente com o impacto destas na mobilidade e nos parâmetros analógicos são realizados. Estruturas nMuGFET SOI com comprimento de canal mais curto alcançaram aumentos maiores de mobilidade utilizando-se o tensionamento uniaxial, enquanto que as estruturas com comprimento de canal mais longo retornaram maior mobilidade com o tensionamento biaxial, resultado da diferente efetividade de cada técnica de tensionamento em cada estrutura. Estruturas MOSFETs convencionais planares com tensionadores embutidos na fonte e dreno em canal de germânio para incremento da mobilidade também são analisadas. Simulações numéricas do processo de fabricação são realizadas e calibradas com dispositivos experimentais em transistores tipo n e tipo p, possibilitando o estudo futuro de estruturas MuGFET de germânio. / The fast and growing demand for technologies that enable the reduction of dimensions of planar single gate transistors leads to a new era of mechanically stressed devices. Multiple gate transistors (MuGFET) with silicon channel and planar bulk MOSFET with germanium channel are some of these promising advanced devices to receive the mechanical stress to increase carriers mobility. The uniaxial stress, biaxial stress and both of them combined are analyzed by process and device numerical simulations in three different strain techniques and also the analysis of experimental measurements for analysis of carriers mobility increase through maximum transconductance. The 1D cut line of each simulated stress component is studied according to their dependence on the width, height and length of the channel and the materials used, as well as the influence that stress components causes on analog electrical parameters, such as transconductance, intrinsic voltage gain and unity gain frequency. The operation of silicon-on-insulator (SOI) triple gate MuGFETs with variations in the shape of the cross section of the transistor channel and variations in the length and width of the fin is studied in selected cases. A complete study in the distribution of the mechanical stress generated by the local and global stress is performed in rectangular and trapezoidal fins and also the impact of these on mobility and analog parameters are studied. SOI nMuGFET structures with shorter channel length achieved higher mobility increases using the uniaxial stress, while structures with longer channel lengths returned higher mobility using the biaxial stress, result of the different effectiveness in each stress technique for each structure. Conventional MOSFET structures with embedded stressors in the source and drain regions with germanium channel are also analyzed. Numerical process simulations are realized and calibrated with experimental devices in both n and p type transistors, making possible the future study of MuGFET structures with germanium.

Este trabalho teve como objetivo estudar os transistores de tunelamento por efeito de campo em estruturas de nanofio (NW-TFET), sendo realizado através de analises com base em explicações teóricas, simulações numéricas e medidas experimentais. A fim de avaliar melhorar o desempenho do NW-TFET, este trabalho utilizou dispositivos com diferentes materiais de fonte, sendo eles: Si, liga SiGe e Ge, além da variação da espessura de HfO2 no material do dielétrico de porta. Com o auxílio de simulações numéricas foram obtidos os diagramas de bandas de energia dos dispositivos NW-TFET com fonte de Si0,73Ge0,27 e foi analisada a influência de cada um dos mecanismos de transporte de portadores para diversas condições de polarização, sendo observado a predominância da influência da recombinação e geração Shockley-Read-Hall (SRH) na corrente de desligamento, do tunelamento induzido por armadilhas (TAT) para baixos valores de tensões de porta (0,5V > VGS > 1,5V) e do tunelamento direto de banda para banda (BTBT) para maiores valores tensões de porta (VGS > 1,5V). A predominância de cada um desses mecanismos de transporte foi posteriormente comprovada com a utilização do método de Arrhenius, sendo este método adotado em todas as análises do trabalho. O comportamento relativamente constante da corrente dos NW-TFETs com a temperatura na região de BTBT tem chamado a atenção e por isso foi realizado o estudo dos parâmetros analógicos em função da temperatura. Este estudo foi realizado comparando a influência dos diferentes materiais de fonte. O uso de Ge na fonte, permitiu a melhora na corrente de tunelamento, devido à sua menor banda proibida, aumentando a corrente de funcionamento (ION) e a transcondutância do dispositivo. Porém, devido à forte dependência de BTBT com o campo elétrico, o uso de Ge na fonte resulta em uma maior degradação da condutância de saída. Entretanto, a redução da espessura de HfO2 no dielétrico de porta resultou no melhor acoplamento eletrostático, também aumentando a corrente de tunelamento, fazendo com que o dispositivo com fonte Ge e menor HfO2 apresentasse melhores resultados analógicos quando comparado ao puramente de Si. O uso de diferentes materiais durante o processo de fabricação induz ao aumento de defeitos nas interfaces do dispositivo. Ao longo deste trabalho foi realizado o estudo da influência da densidade de armadilhas de interface na corrente do dispositivo, demonstrando uma relação direta com o TAT e a formação de uma região de platô nas curvas de IDS x VGS, além de uma forte dependência com a temperatura, aumentando a degradação da corrente para temperaturas mais altas. Além disso, o uso de Ge introduziu maior número de impurezas no óxido, e através do estudo de ruído foi observado que o aumento na densidade de armadilhas no óxido resultou no aumento do ruído flicker em baixa frequência, que para o TFET, ocorre devido ao armadilhamento e desarmadilhamento de elétrons na região do óxido. E mais uma vez, o melhor acoplamento eletrostático devido a redução da espessura de HfO2, resultou na redução desse ruído tornando-se melhor quando comparado à um TFET puramente de Si. Neste trabalho foi proposto um modelo de ruído em baixa frequência para o NW-TFET baseado no modelo para MOSFET. Foram realizadas apenas algumas modificações, e assim, obtendo uma boa concordância com os resultados experimentais na região onde o BTBT é o mecanismo de condução predominante. / This work aims to study the nanowire tunneling field effect transistors (NW-TFET). The analyses were performed based on theoretical explanations, numerical simulations and experimental data. In order to improve the NW-TFET performance, it was used devices with different source compositions, such as Si, SiGe alloy and Ge, besides different thicknesses of HfO2 for the gate dielectric. With the aid of numerical simulations it was obtained the NW-TFET energy band diagrams and analyzed the influence of recombination and generation Shockley-Read-Hall (SRH) on the off current, the influence of the trap assisted tunneling (TAT) at low gate voltage bias (0,5V > VGS > 1,5V) and the direct band to band tunneling (BTBT) at higher gate voltage bias(VGS > 1,5V). The predominance of each conduction mechanisms was confirmed by the Arrhenius plot method, being this method adopted in all analysis in this work. The constant current with the temperature in the BTBT region has drawn attention and due to that, this work have studied the NW-TFET analog performance as function of temperature and also the influence of the source composition. The Ge source device shows an improved tunneling current, related to the bandgap narrowing, which leads to higher ION and transconductance. However, due to the strong BTBT dependence with the electric field, the use of Ge as source results in further ION/IOFF degradation. Despite this, the reduced HfO2 thickness in the gate dielectric, results in better electrostatic coupling, which also increases the tunneling current, making this device to present better analog performance when compared to devices with Si source. The use of different materials during the device fabrication leads to an increase of the interface defects. This work presented the influence of the interface trap density on the current, showing a direct relation with TAT and appearance of a plateau region in the IDS x VGS curves. In addition it was shown a strong temperature dependence increasing the current degradation at higher temperatures. Furthermore, the use of Ge has shown an increase of impurities in the oxide, and through the noise study it was observed the flicker noise increase at low frequency, which for TFETs, occurs due to the electrons trapping and detrapping in the oxide region. Once again, the reduced HfO2 thickness leads to better electrostatic coupling, resulting in noise reduction and becoming better when compared to a devices with Si source. In this work was proposed a low frequency noise model for a NW-TFET based on MOSFET models. Minor changes have been done, and thus a good agreement with the experimental results in the region where the BTBT is predominant conduction mechanism was obtained.

Este trabalho teve como objetivo estudar os transistores de tunelamento por efeito de campo em estruturas de nanofio (NW-TFET), sendo realizado através de analises com base em explicações teóricas, simulações numéricas e medidas experimentais. A fim de avaliar melhorar o desempenho do NW-TFET, este trabalho utilizou dispositivos com diferentes materiais de fonte, sendo eles: Si, liga SiGe e Ge, além da variação da espessura de HfO2 no material do dielétrico de porta. Com o auxílio de simulações numéricas foram obtidos os diagramas de bandas de energia dos dispositivos NW-TFET com fonte de Si0,73Ge0,27 e foi analisada a influência de cada um dos mecanismos de transporte de portadores para diversas condições de polarização, sendo observado a predominância da influência da recombinação e geração Shockley-Read-Hall (SRH) na corrente de desligamento, do tunelamento induzido por armadilhas (TAT) para baixos valores de tensões de porta (0,5V > VGS > 1,5V) e do tunelamento direto de banda para banda (BTBT) para maiores valores tensões de porta (VGS > 1,5V). A predominância de cada um desses mecanismos de transporte foi posteriormente comprovada com a utilização do método de Arrhenius, sendo este método adotado em todas as análises do trabalho. O comportamento relativamente constante da corrente dos NW-TFETs com a temperatura na região de BTBT tem chamado a atenção e por isso foi realizado o estudo dos parâmetros analógicos em função da temperatura. Este estudo foi realizado comparando a influência dos diferentes materiais de fonte. O uso de Ge na fonte, permitiu a melhora na corrente de tunelamento, devido à sua menor banda proibida, aumentando a corrente de funcionamento (ION) e a transcondutância do dispositivo. Porém, devido à forte dependência de BTBT com o campo elétrico, o uso de Ge na fonte resulta em uma maior degradação da condutância de saída. Entretanto, a redução da espessura de HfO2 no dielétrico de porta resultou no melhor acoplamento eletrostático, também aumentando a corrente de tunelamento, fazendo com que o dispositivo com fonte Ge e menor HfO2 apresentasse melhores resultados analógicos quando comparado ao puramente de Si. O uso de diferentes materiais durante o processo de fabricação induz ao aumento de defeitos nas interfaces do dispositivo. Ao longo deste trabalho foi realizado o estudo da influência da densidade de armadilhas de interface na corrente do dispositivo, demonstrando uma relação direta com o TAT e a formação de uma região de platô nas curvas de IDS x VGS, além de uma forte dependência com a temperatura, aumentando a degradação da corrente para temperaturas mais altas. Além disso, o uso de Ge introduziu maior número de impurezas no óxido, e através do estudo de ruído foi observado que o aumento na densidade de armadilhas no óxido resultou no aumento do ruído flicker em baixa frequência, que para o TFET, ocorre devido ao armadilhamento e desarmadilhamento de elétrons na região do óxido. E mais uma vez, o melhor acoplamento eletrostático devido a redução da espessura de HfO2, resultou na redução desse ruído tornando-se melhor quando comparado à um TFET puramente de Si. Neste trabalho foi proposto um modelo de ruído em baixa frequência para o NW-TFET baseado no modelo para MOSFET. Foram realizadas apenas algumas modificações, e assim, obtendo uma boa concordância com os resultados experimentais na região onde o BTBT é o mecanismo de condução predominante. / This work aims to study the nanowire tunneling field effect transistors (NW-TFET). The analyses were performed based on theoretical explanations, numerical simulations and experimental data. In order to improve the NW-TFET performance, it was used devices with different source compositions, such as Si, SiGe alloy and Ge, besides different thicknesses of HfO2 for the gate dielectric. With the aid of numerical simulations it was obtained the NW-TFET energy band diagrams and analyzed the influence of recombination and generation Shockley-Read-Hall (SRH) on the off current, the influence of the trap assisted tunneling (TAT) at low gate voltage bias (0,5V > VGS > 1,5V) and the direct band to band tunneling (BTBT) at higher gate voltage bias(VGS > 1,5V). The predominance of each conduction mechanisms was confirmed by the Arrhenius plot method, being this method adopted in all analysis in this work. The constant current with the temperature in the BTBT region has drawn attention and due to that, this work have studied the NW-TFET analog performance as function of temperature and also the influence of the source composition. The Ge source device shows an improved tunneling current, related to the bandgap narrowing, which leads to higher ION and transconductance. However, due to the strong BTBT dependence with the electric field, the use of Ge as source results in further ION/IOFF degradation. Despite this, the reduced HfO2 thickness in the gate dielectric, results in better electrostatic coupling, which also increases the tunneling current, making this device to present better analog performance when compared to devices with Si source. The use of different materials during the device fabrication leads to an increase of the interface defects. This work presented the influence of the interface trap density on the current, showing a direct relation with TAT and appearance of a plateau region in the IDS x VGS curves. In addition it was shown a strong temperature dependence increasing the current degradation at higher temperatures. Furthermore, the use of Ge has shown an increase of impurities in the oxide, and through the noise study it was observed the flicker noise increase at low frequency, which for TFETs, occurs due to the electrons trapping and detrapping in the oxide region. Once again, the reduced HfO2 thickness leads to better electrostatic coupling, resulting in noise reduction and becoming better when compared to a devices with Si source. In this work was proposed a low frequency noise model for a NW-TFET based on MOSFET models. Minor changes have been done, and thus a good agreement with the experimental results in the region where the BTBT is predominant conduction mechanism was obtained.

A rápida e crescente demanda por tecnologias que permitam a redução das dimensões dos transistores planares de porta única leva a uma nova era de dispositivos tensionados mecanicamente. Os transistores de múltiplas portas (MuGFET) com canal de silício e o MOSFET planar convencional com canal de germânio são alguns destes promissores dispositivos avançados a receberem o tensionamento mecânico para aumento da mobilidade dos portadores. O tensionamento mecânico uniaxial, biaxial e ambos combinados são analisados através de simulação numérica de processos e dispositivos e medidas experimentais em três técnicas de tensionamento diferentes, além da análise de medidas obtidas de dispositivos experimentais para análise do aumento da mobilidade dos portadores através da transcondutância máxima. A linha de corte 1D de cada componente do tensionamento simulado é estudado de acordo com a sua dependência com a largura, altura, comprimento do canal e materiais utilizados, assim como a influência que as componentes de tensionamento exercem sobre os parâmetros elétricos analógicos, como transcondutância, ganho intrínseco de tensão e frequência de ganho de tensão unitário. A operação dos dispositivos de silício sobre isolante (SOI Silicon On Insulator) MuGFETs de porta tripla com variações no formato da secção transversal do canal do transistor e variações no comprimento e largura da aleta é estudada em casos selecionados. Um completo estudo da distribuição do tensionamento mecânico gerado por tensionamento global e por tensionamento local é realizado em estruturas com aleta retangular e trapezoidal, juntamente com o impacto destas na mobilidade e nos parâmetros analógicos são realizados. Estruturas nMuGFET SOI com comprimento de canal mais curto alcançaram aumentos maiores de mobilidade utilizando-se o tensionamento uniaxial, enquanto que as estruturas com comprimento de canal mais longo retornaram maior mobilidade com o tensionamento biaxial, resultado da diferente efetividade de cada técnica de tensionamento em cada estrutura. Estruturas MOSFETs convencionais planares com tensionadores embutidos na fonte e dreno em canal de germânio para incremento da mobilidade também são analisadas. Simulações numéricas do processo de fabricação são realizadas e calibradas com dispositivos experimentais em transistores tipo n e tipo p, possibilitando o estudo futuro de estruturas MuGFET de germânio. / The fast and growing demand for technologies that enable the reduction of dimensions of planar single gate transistors leads to a new era of mechanically stressed devices. Multiple gate transistors (MuGFET) with silicon channel and planar bulk MOSFET with germanium channel are some of these promising advanced devices to receive the mechanical stress to increase carriers mobility. The uniaxial stress, biaxial stress and both of them combined are analyzed by process and device numerical simulations in three different strain techniques and also the analysis of experimental measurements for analysis of carriers mobility increase through maximum transconductance. The 1D cut line of each simulated stress component is studied according to their dependence on the width, height and length of the channel and the materials used, as well as the influence that stress components causes on analog electrical parameters, such as transconductance, intrinsic voltage gain and unity gain frequency. The operation of silicon-on-insulator (SOI) triple gate MuGFETs with variations in the shape of the cross section of the transistor channel and variations in the length and width of the fin is studied in selected cases. A complete study in the distribution of the mechanical stress generated by the local and global stress is performed in rectangular and trapezoidal fins and also the impact of these on mobility and analog parameters are studied. SOI nMuGFET structures with shorter channel length achieved higher mobility increases using the uniaxial stress, while structures with longer channel lengths returned higher mobility using the biaxial stress, result of the different effectiveness in each stress technique for each structure. Conventional MOSFET structures with embedded stressors in the source and drain regions with germanium channel are also analyzed. Numerical process simulations are realized and calibrated with experimental devices in both n and p type transistors, making possible the future study of MuGFET structures with germanium.

El test de circuits és una fase del procés de producció que cada vegada pren més importància quan es desenvolupa un nou producte. Les tècniques de test i diagnosi per a circuits digitals han estat desenvolupades i automatitzades amb èxit, mentre que aquest no és encara el cas dels circuits analògics. D'entre tots els mètodes proposats per diagnosticar circuits analògics els més utilitzats són els diccionaris de falles. En aquesta tesi se'n descriuen alguns, tot analitzant-ne els seus avantatges i inconvenients.Durant aquests últims anys, les tècniques d'Intel·ligència Artificial han esdevingut un dels camps de recerca més importants per a la diagnosi de falles. Aquesta tesi desenvolupa dues d'aquestes tècniques per tal de cobrir algunes de les mancances que presenten els diccionaris de falles. La primera proposta es basa en construir un sistema fuzzy com a eina per identificar. Els resultats obtinguts son força bons, ja que s'aconsegueix localitzar la falla en un elevat tant percent dels casos. Per altra banda, el percentatge d'encerts no és prou bo quan a més a més s'intenta esbrinar la desviació.Com que els diccionaris de falles es poden veure com una aproximació simplificada al Raonament Basat en Casos (CBR), la segona proposta fa una extensió dels diccionaris de falles cap a un sistema CBR. El propòsit no és donar una solució general del problema sinó contribuir amb una nova metodologia. Aquesta consisteix en millorar la diagnosis dels diccionaris de falles mitjançant l'addició i l'adaptació dels nous casos per tal d'esdevenir un sistema de Raonament Basat en Casos. Es descriu l'estructura de la base de casos així com les tasques d'extracció, de reutilització, de revisió i de retenció, fent èmfasi al procés d'aprenentatge.En el transcurs del text s'utilitzen diversos circuits per mostrar exemples dels mètodes de test descrits, però en particular el filtre biquadràtic és l'utilitzat per provar les metodologies plantejades, ja que és un dels benchmarks proposats en el context dels circuits analògics. Les falles considerades son paramètriques, permanents, independents i simples, encara que la metodologia pot ser fàcilment extrapolable per a la diagnosi de falles múltiples i catastròfiques. El mètode es centra en el test dels components passius, encara que també es podria extendre per a falles en els actius. / Testing circuits is a stage of the production process that is becoming more and more important when a new product is developed. Test and diagnosis techniques for digital circuits have been successfully developed and automated. But, this is not yet the case for analog circuits. Even though there are plenty of methods proposed for diagnosing analog electronic circuits, the most popular are the fault dictionary techniques. In this thesis some of these methods, showing their advantages and drawbacks, are analyzed.During these last decades automating fault diagnosis using Artificial Intelligence techniques has become an important research field. This thesis develops two of these techniques in order to fill in some gaps in fault dictionaries techniques. The first proposal is to build a fuzzy system as an identification tool. The results obtained are quite good, since the faulty component is located in a high percentage of the given cases. On the other hand, the percentage of successes when determining the component's exact deviation is far from being good.As fault dictionaries can be seen as a simplified approach to Case-Based Reasoning, the second proposal extends the fault dictionary towards a Case Based Reasoning system. The purpose isnot to give a general solution, but to contribute with a new methodology. This second proposal improves a fault dictionary diagnosis by means of adding and adapting new cases to develop aCase Based Reasoning system. The case base memory, retrieval, reuse, revise and retain tasks are described. Special attention to the learning process is taken.Several circuits are used to show examples of the test methods described throughout the text. But, in particular, the biquadratic filter is used to test the proposed methodology because it isdefined as one of the benchmarks in the analog electronic diagnosis domain. The faults considered are parametric, permanent, independent and simple, although the methodology can be extrapolated to catastrophic and multiple fault diagnosis. The method is only focused and tested on passive faulty components, but it can be extended to cover active devices as well.

Este trabalho apresenta a modelagem e implementação em FPGA de sistemas digitais de compensação de desvios para TIADC. O desenvolvimento de todo este trabalho seguiu uma metodologia top-down. Seguindo esta metodologia foi elaborada a modelagem comportamental de um TIADC de dois canais e seus respectivos desvios de offset, ganho e clock skew em Simulink. Além da modelagem comportamental de sistemas digitais para a compensação destes desvios. Para o desvio de clock skew foi utilizada a compensação através de filtros de delay fracionário, mais especificamente, a eficiente estrutura de Farrow. A definição de qual método seria utilizado para o projeto do filtro, e da estrutura de Farrow, exigiu um estudo de diversos métodos de projeto apresentados na literatura. Os sistemas digitais de compensação modelados foram convertidos em código VHDL, para implementação e validação em FPGA. A validação destes sistemas foi realizada utilizando a metodologia de teste FPGA In Loop. Os resultados obtidos com os compensadores de desvio do TIADC demonstram o elevado ganho de desempenho fornecido por estas estruturas. Além deste resultado, este trabalho ilustra o potencial das metodologias de desenvolvimento, implementação e teste em FPGA utilizadas para a obtenção destes compensadores. / This work presents the modeling and FPGA implementation of digital TIADC mismatches compensation systems. The development of the whole work follows a top-down methodology. Following this methodology was developed a two channel TIADC behavior modeling and their respective offset, gain and clock skew mismatches on Simulink. In addition was developed digital mismatch compensation system behavior modeling. For clock skew mismatch compensation fractional delay filters were used, more specifically, the efficient Farrow struct. The definition of wich filter design methodology would be used, and wich Farrow structure, required the study of various design methods presented in literature. The digital compensation systems models were converted to VHDL, for FPGA implementation and validation. These system validation was carried out using the test methodology FPGA In Loop . The results obtained with TIADC mismatch compensators show the high performance gain provided by these structures. Beyond this result, these work illustrates the potential of design, implementation and FPGA test methodologies.

Este trabalho apresenta a modelagem e implementação em FPGA de sistemas digitais de compensação de desvios para TIADC. O desenvolvimento de todo este trabalho seguiu uma metodologia top-down. Seguindo esta metodologia foi elaborada a modelagem comportamental de um TIADC de dois canais e seus respectivos desvios de offset, ganho e clock skew em Simulink. Além da modelagem comportamental de sistemas digitais para a compensação destes desvios. Para o desvio de clock skew foi utilizada a compensação através de filtros de delay fracionário, mais especificamente, a eficiente estrutura de Farrow. A definição de qual método seria utilizado para o projeto do filtro, e da estrutura de Farrow, exigiu um estudo de diversos métodos de projeto apresentados na literatura. Os sistemas digitais de compensação modelados foram convertidos em código VHDL, para implementação e validação em FPGA. A validação destes sistemas foi realizada utilizando a metodologia de teste FPGA In Loop. Os resultados obtidos com os compensadores de desvio do TIADC demonstram o elevado ganho de desempenho fornecido por estas estruturas. Além deste resultado, este trabalho ilustra o potencial das metodologias de desenvolvimento, implementação e teste em FPGA utilizadas para a obtenção destes compensadores. / This work presents the modeling and FPGA implementation of digital TIADC mismatches compensation systems. The development of the whole work follows a top-down methodology. Following this methodology was developed a two channel TIADC behavior modeling and their respective offset, gain and clock skew mismatches on Simulink. In addition was developed digital mismatch compensation system behavior modeling. For clock skew mismatch compensation fractional delay filters were used, more specifically, the efficient Farrow struct. The definition of wich filter design methodology would be used, and wich Farrow structure, required the study of various design methods presented in literature. The digital compensation systems models were converted to VHDL, for FPGA implementation and validation. These system validation was carried out using the test methodology FPGA In Loop . The results obtained with TIADC mismatch compensators show the high performance gain provided by these structures. Beyond this result, these work illustrates the potential of design, implementation and FPGA test methodologies.