Este trabalho apresenta o estudo de transistores de tunelamento controlados por efeito de campo, denominados TFETs. Foram realizadas análises com base em explicações teóricas, simulações numéricas e medidas experimentais para demonstrar a viabilidade do uso desta tecnologia em blocos de circuitos fundamentais, atuando como alternativa para permitir o contínuo escalamento de dispositivos. A motivação para o uso de transistores com corrente principal resultante do tunelamento de banda para banda consiste na proposta de superar o limite físico de inclinação de sublimiar da tecnologia CMOS convencional de 60 mV/década sob temperatura ambiente. Afinal, esta limitação impede a redução na tensão de alimentação de circuitos e, consequentemente, apresenta crescentes problemas quanto à dissipação de potência. Com este objetivo, foram realizadas simulações numéricas de diversas geometrias alternativas visando atenuar as características indesejáveis dos TFETs, como a corrente ambipolar e a relativamente baixa relação ION/IOFF. Inicialmente foram definidos os modelos necessários para representar adequadamente os fenômenos relevantes sob variação de temperatura e é definida uma estrutura capaz de minimizar os efeitos da ambipolaridade. Posteriormente, medidas experimentais foram utilizadas para calibrar as simulações e estudar o efeito da temperatura e do dimensionamento no funcionamento de dispositivos desta tecnologia. Comparando resultados práticos e simulados, nota-se como uma redução no comprimento de porta, com a consequente inserção de uma subposição (underlap) em relação à junção canal/dreno, e uma diminuição na temperatura permitem a obtenção de valores promissores de inclinação de sublimiar e de relação ION/IOFF. Com base nestes resultados individuais, foram projetados circuitos básicos de aplicações analógicas, notadamente espelho de corrente e par diferencial, para a avaliação da viabilidade de duas diferentes estruturas de transistores de tunelamento. Foram realizadas medidas experimentais e simulações numéricas de ambos os circuitos com variações nas condições de polarização, na situação de descasamento entre os dispositivos e na temperatura de operação. O impacto em parâmetros fundamentais dos circuitos estudados, como a tensão de conformidade, a razão de espelhamento de corrente e o ganho de tensão diferencial, foi comparado para estruturas de tunelamento pontual (Point TFET), de tunelamento em linha (Line TFET) e de FinFETs. Em relação aos circuitos de espelhos de corrente, observou-se alta tensão de conformidade e baixa dependência com a temperatura para os circuitos com transistores de tunelamento. O Point TFET ainda apresentava a vantagem adicional da baixa susceptibilidade ao descasamento do comprimento de canal, porém com a desvantagem da baixa magnitude da corrente de referência quando comparado ao espelho com Line TFETs ou FinFETs. Já no caso de pares diferenciais, a maior tensão de conformidade foi obtida com FinFETs, enquanto os transistores de tunelamento apresentaram em comum a não degradação do ganho com a temperatura. Novamente o circuito com Point TFETs apresentou melhor resultado quando houve descasamento, enquanto que as outras duas tecnologias foram superiores quando ao ganho de tensão diferencial. Dessa forma, foram propostas equações generalizadas para os parâmetros fundamentais de ambos os circuitos para as 3 tecnologias. De modo geral, foi possível validar, portanto, a viabilidade de transistores de tunelamento para a obtenção de dispositivos com bons parâmetros individuais e com bons impactos em circuitos analógicos fundamentais, reforçando a importância desta promissora tecnologia. / This works presents the study of tunneling field effect transistors, namely TFETs. Analyses have been performed based on theoretical explanations, numerical simulations and experimental data in order to show this technology suitability as part of basic circuit blocks, being an important alternative for the continuous devices scaling. The basic idea of making use of band-to-band tunneling as the main current component comes from the possibility of reaching sub-60 mV/decade subthreshold slopes at room temperature, differently from conventional CMOS devices. After all, this physical limitation causes relevant power dissipation issues, since it requires relatively high power supply voltages. Bearing this objective, numerical simulations of several alternative geometries have been performed in order to tackle TFETs disadvantages, such as the undesirable ambipolar currents and the low ION/IOFF ratio. At first, it was necessary to choose the most appropriate models to take into consideration the relevant phenomena under temperature variation and to define the physical structure in order to minimize ambipolar effects. After these analyses, experimental data have been used to calibrate simulation parameters and to study how temperature and physical dimensions affect the performance of devices based on this technology. Comparing experimental and simulated results, it was possible to notice that when the structure is designed with gate underlap related to channel/drain junction and the temperature decreases, it was possible to obtain promising values for subthreshold slope and ION/IOFF ratio. Based on the analyses of these individual results, basic analog circuits have been designed, namely current mirror and differential pair, so that two different tunneling devices structures have been highlighted. Experimental measurements and numeric simulations have been performed for both circuits, under different conditions in terms of bias voltages, channel length mismatch and operation temperature. The impact on fundamental circuit parameters, such as compliance voltage, current mirroring ratio and differential voltage gain, has been compared for circuits designed with Point TFETs, Line TFETs and FinFETs. Regarding current mirror circuits, the obtained results revealed higher values of compliance voltage and lower susceptibility to the temperature for circuits designed with tunneling transistors. In addition, Point TFETs provided the lowest susceptibility to channel length mismatch, but also the worst values of reference currents, when compared to circuits with Line TFETs and FinFETs. Following the same procedure for differential pair, higher compliance voltage was obtained for FinFETs, while both tunneling transistors structures presented better behavior for differential voltage gain susceptibility to temperature variation. Once more, pairs with Point TFETs showed the best performance in terms of channel length mismatch, but the worst magnitude of differential voltage gain. This way, general equations have been proposed to model relevant parameters for the circuits designed with each technology. From an overall point of view, it was possible to support the suitability of optimizing tunneling transistors in order to obtain devices with favorable individual parameters and positive impacts on essential analog circuits, reassuring the relevance of this promising technology.

Neste trabalho apresentamos a análise do comportamento analógico de transistores MOS implementados em tecnologia Silício sobre Isolante (SOI), de canal gradual (GC) e com tensão mecânica aplicada ao canal, operando em baixas temperaturas (de 380 K a 90 K), em comparação com dispositivos SOI convencionais. Este estudo foi realizado utilizando-se medidas experimentais de transistores e pequenos circuitos fabricados, bem como através da utilização de simulações numéricas bidimensionais e modelos analíticos. No caso dos transistores de canal gradual, inicialmente foi proposto um modelo analítico contínuo para a simulação da corrente de dreno em baixas temperaturas. Este modelo foi validado para temperaturas entre 300 K e 100 K e incluído na biblioteca de modelos de um simulador de circuitos. Foram analisadas características importantes para o funcionamento de circuitos analógicos, tais como a distorção harmônica de dispositivos operando em saturação e o descasamento de alguns parâmetros, como tensão de limiar e corrente de dreno, em diversas temperaturas. No caso da distorção, foi verificada uma melhora significativa promovida pela utilização da estrutura de canal gradual, ultrapassando 20 dB em 100 K. O descasamento apresentou piora em relação ao transistor convencional, devido a imperfeições de alinhamento que podem ocorrer no processo de fabricação, principalmente na etapa de definição da região fracamente dopada do canal. Foi observada uma piora de até 2,5 mV na variação da tensão de limiar e mais de 2% na corrente de dreno, em temperatura ambiente, em relação ao transistor uniformemente dopado. O impacto da utilização de transistores GC SOI em espelhos de corrente e amplificadores dreno comum também foi também avaliado. Os resultados experimentais mostraram que a estrutura de canal gradual é capaz de promover a melhora no desempenho destes dois blocos analógicos em comparação com transistores uniformemente dopados em todo o intervalo de temperaturas estudado. Amplificadores dreno comum com ganho praticamente constante e próximo do limite teórico e espelhos de corrente com precisão de espelhamento superior àquela apresentada por transistores convencionais, com maior excursão do sinal de saída e maior resistência de saída, foram obtidos. Foram também comparadas características analógicas de transistores SOI com tensão mecânica uniaxial e biaxial agindo sobre o canal em função da temperatura. Os resultados obtidos indicam que a tensão mecânica sobre o canal resulta em ganho de tensão melhor, ou no mínimo igual, àquele obtido com um transistor convencional com as mesmas dimensões e tecnologia. / In this work an analysis of the analog behavior of MOS transistors implemented in Silicon-on-Insulator technology, with graded-channel (GC) and mechanical strain applied to the channel, operating at low temperatures (from 380 K down to 90 K), in comparison to standard SOI devices is presented. This study has been carried out by using experimental measurements of transistors and small circuits, as well as through two-dimensional numerical simulations and analytical models. In the case of graded-channel transistors, an analytical model for the simulation of the drain current at low temperatures has been initially proposed. This model has been validated from 300 K down to 100 K and included to the models library of a circuit simulator. Important characteristics for analog circuits have been evaluated, namely the harmonic distortion of devices biased in saturation regime and the mismatching of parameters like the threshold voltage and the drain current, at several temperatures. Regarding the distortion, it has been verified a significant improvement due to the use of the graded-channel architecture, which reached more than 20 dB at 100 K. The matching has been worsened in comparison to standard transistor, due to misalignements that may take place in the devices processing, mainly in the definition of the lightly doped region in the channel. It has been observed a worsening of up to 2.5 mV in the threshold voltage variation and more than 2 % in the drain current, at room temperature, in comparison to the uniformly doped device. The impact of the application of GC transistors in current mirrors and commondrain amplifiers has been also evaluated. The experimental results showed that the graded-channel structure is able to provide improved performance of these analog blocks in comparison with uniformly doped transistors in the entire studied range of temperatures. Commom-drain amplifiers with virtually constant gain, close to the theoretical limit and current mirrors with improved mirroring precision in comparison to standard transistors, with increased output swing and output resistance have been obtained. Analog characteristics of SOI transistors with uniaxial and biaxial mechanical strain in the channel have been also compared as a function of the temperature. The analysis of experimental measurements indicates that the use of mechanical strain results in better or, at least, similar voltage gain than stardard transistors, for the same dimensions and technology.

Este trabalho tem por objetivo propor, projetar e testar novas arquiteturas de circuitos visando o seu uso em projetos de microprocessadores difusos que processem as suas informações no modo analógico. Para isto duas topologias de uma máquina de inferência foram desenvolvidas e implementadas. A grande inovação obtida a partir de uma das propostas é o circuito fuzificador desenvolvido, que a partir da utilização de sinais de controle digitais é capaz de gerar funções de pertinência do tipo triangular, trapezoidal, "S" ou "Z". Nesta proposta, a partir de sinais externos de controle, tanto a inclinação, como a altura das funções geradas podem ser alteradas e, ainda, as funções podem ser deslocadas dentro do seu intervalo de existência, ou seja, dentro do seu universo de discurso. A célula principal deste circuito fuzificador foi desenvolvida baseada no princípio translinear aplicado a dispositivos CMOS. Uma segunda arquitetura de um circuito fuzificador também é apresentada e discutida. Tal arquitetura é baseada em circuitos do tipo espelho de corrente CMOS, sendo a mesma completamente modular. Nesta arquitetura, o circuito que merece mais destaque é o circuito que tem por função deslocar o sinal de corrente de entrada em intervalos pré-determinados. O mesmo foi denominado de circuito de escalonamento de correntes. Na literatura, até onde se saiba, não existe circuito com característica similar. Um módulo de inferência foi, também, desenvolvido realizando suas operação baseando-se no método proposto por Mandami, sendo que as mesmas são do tipo max e min. Todos os circuitos foram implementados em modo corrente, pois, além de necessitarem de menor área de silício, podem ser otimizados para operar em altas velocidades. Este trabalho ainda apresenta e discute uma topologia para um circuito defuzificador. As medidas realizadas nos protótipos, já na sua versão integrada, mostram que a proposta do trabalho é válida e viável, sendo que todos os valores obtidos se enquadram dentro dos parâmetros do projeto estabelecidos inicialmente. Os blocos foram implementados, por hardware analógico, usando tecnologia CMOS 0,8 mm da AMS - Austria Mikro Systeme International AG.

O objetivo deste trabalho é apresentar informações sobre o uso de modelos físicos na indústria cerâmica como parte integrante do método de projeto e identificar as possibilidades de utilização de tecnologias digitais nesse processo, verificando possíveis contribuições para o design. Esta é uma pesquisa qualitativa, que se utiliza de procedimentos adotados em estudos de casos múltiplos, a partir da investigação de duas indústrias de cerâmica para cada um dos setores fabris: louça de mesa, louça sanitária, cerâmica decorativa/ ornamental, revestimentos cerâmicos, telhas e blocos estruturais. Foram realizadas pesquisas bibliográficas e de campo, por meio de visitas a indústrias cerâmicas, a representantes de equipamentos de tecnologias digitais, a centros de pesquisa nacional e internacional e a instituições que possuem os equipamentos digitais para obtenção de modelos físicos. Os modelos físicos são muito utilizados em projetos de design durante as fases de desenvolvimento de produto e servem para gerar, analisar e selecionar as alternativas propostas, fornecendo respostas a problemas que surgem através de testes e simulações que devem ser adequados às questões e informações que se pretende coletar. Tradicionalmente, o processo de desenvolvimento de modelos físicos na indústria cerâmica requer conhecimentos técnicos e depende de muito treinamento e habilidades manuais dos modeladores. O uso de tecnologias digitais é muito difundido em outros segmentos da indústria, devido à capacidade de transformar rapidamente e com precisão modelos virtuais computadorizados em modelos físicos. Para compreender como cada segmento da indústria cerâmica utiliza os modelos físicos evidenciaram-se suas especificidades, quanto aos aspectos de configuração dos produtos e limitações dos materiais e dos processos de fabricação. Analisaram-se as seguintes tecnologias digitais: processos de prototipagem rápida, usinagem CNC e escaneamento 3D. Este trabalho demonstrou como processos analógicos tradicionais podem ser complementados e/ou substituídos para obtenção dos modelos físicos a partir da inserção de tecnologias digitais nesse processo. / The purpose of this study is to present information on the use of physical models in the ceramic industries as an integral part of the project method as well as identify the possibilities of using digital technologies in this process for possible contributions to the design. This is a qualitative research, which uses procedures adopted in multiple case studies, from the results of a survey on two ceramic industries for each of the industrial sectors: tableware, sanitary ware, decorative / ornamental ceramic tiles, tiles, ceramic roofing and building blocks. Bibliographical and field researches were conducted through visit to ceramics industries, representatives of digital technology equipment, national and international research centers and institutions that own digital equipment to obtain physical models. The physical models are widely used in design projects during the phases of product development and serve to generate, analyze and select the proposed alternatives, in order to provide answers to problems which arise through tests and simulations and that must be appropriated to the issues and information that are intended to be collected. Traditionally, the development process of physical models in the ceramic industry requires technical knowledge and depends on training and manual skills of the modelers. The use of digital technologies is widespread in other segments of the industry due to the ability to turn quickly and accurately, virtual computer models into physical models. In order to understand how each segment of the ceramic industry uses physical models, their specificities had to be evidenced, regarding aspects of product configuration and limitations of materials and manufacturing processes. The following digital technologies were analyzed: rapid prototyping process, CNC machining and 3D scanning. This work demonstrated how the traditional analog processes can be complemented and/or substituted in order to obtain physical models through the insertion of digital technologies in this process.

Este trabalho apresenta o estudo de transistores de tunelamento controlados por efeito de campo, denominados TFETs. Foram realizadas análises com base em explicações teóricas, simulações numéricas e medidas experimentais para demonstrar a viabilidade do uso desta tecnologia em blocos de circuitos fundamentais, atuando como alternativa para permitir o contínuo escalamento de dispositivos. A motivação para o uso de transistores com corrente principal resultante do tunelamento de banda para banda consiste na proposta de superar o limite físico de inclinação de sublimiar da tecnologia CMOS convencional de 60 mV/década sob temperatura ambiente. Afinal, esta limitação impede a redução na tensão de alimentação de circuitos e, consequentemente, apresenta crescentes problemas quanto à dissipação de potência. Com este objetivo, foram realizadas simulações numéricas de diversas geometrias alternativas visando atenuar as características indesejáveis dos TFETs, como a corrente ambipolar e a relativamente baixa relação ION/IOFF. Inicialmente foram definidos os modelos necessários para representar adequadamente os fenômenos relevantes sob variação de temperatura e é definida uma estrutura capaz de minimizar os efeitos da ambipolaridade. Posteriormente, medidas experimentais foram utilizadas para calibrar as simulações e estudar o efeito da temperatura e do dimensionamento no funcionamento de dispositivos desta tecnologia. Comparando resultados práticos e simulados, nota-se como uma redução no comprimento de porta, com a consequente inserção de uma subposição (underlap) em relação à junção canal/dreno, e uma diminuição na temperatura permitem a obtenção de valores promissores de inclinação de sublimiar e de relação ION/IOFF. Com base nestes resultados individuais, foram projetados circuitos básicos de aplicações analógicas, notadamente espelho de corrente e par diferencial, para a avaliação da viabilidade de duas diferentes estruturas de transistores de tunelamento. Foram realizadas medidas experimentais e simulações numéricas de ambos os circuitos com variações nas condições de polarização, na situação de descasamento entre os dispositivos e na temperatura de operação. O impacto em parâmetros fundamentais dos circuitos estudados, como a tensão de conformidade, a razão de espelhamento de corrente e o ganho de tensão diferencial, foi comparado para estruturas de tunelamento pontual (Point TFET), de tunelamento em linha (Line TFET) e de FinFETs. Em relação aos circuitos de espelhos de corrente, observou-se alta tensão de conformidade e baixa dependência com a temperatura para os circuitos com transistores de tunelamento. O Point TFET ainda apresentava a vantagem adicional da baixa susceptibilidade ao descasamento do comprimento de canal, porém com a desvantagem da baixa magnitude da corrente de referência quando comparado ao espelho com Line TFETs ou FinFETs. Já no caso de pares diferenciais, a maior tensão de conformidade foi obtida com FinFETs, enquanto os transistores de tunelamento apresentaram em comum a não degradação do ganho com a temperatura. Novamente o circuito com Point TFETs apresentou melhor resultado quando houve descasamento, enquanto que as outras duas tecnologias foram superiores quando ao ganho de tensão diferencial. Dessa forma, foram propostas equações generalizadas para os parâmetros fundamentais de ambos os circuitos para as 3 tecnologias. De modo geral, foi possível validar, portanto, a viabilidade de transistores de tunelamento para a obtenção de dispositivos com bons parâmetros individuais e com bons impactos em circuitos analógicos fundamentais, reforçando a importância desta promissora tecnologia. / This works presents the study of tunneling field effect transistors, namely TFETs. Analyses have been performed based on theoretical explanations, numerical simulations and experimental data in order to show this technology suitability as part of basic circuit blocks, being an important alternative for the continuous devices scaling. The basic idea of making use of band-to-band tunneling as the main current component comes from the possibility of reaching sub-60 mV/decade subthreshold slopes at room temperature, differently from conventional CMOS devices. After all, this physical limitation causes relevant power dissipation issues, since it requires relatively high power supply voltages. Bearing this objective, numerical simulations of several alternative geometries have been performed in order to tackle TFETs disadvantages, such as the undesirable ambipolar currents and the low ION/IOFF ratio. At first, it was necessary to choose the most appropriate models to take into consideration the relevant phenomena under temperature variation and to define the physical structure in order to minimize ambipolar effects. After these analyses, experimental data have been used to calibrate simulation parameters and to study how temperature and physical dimensions affect the performance of devices based on this technology. Comparing experimental and simulated results, it was possible to notice that when the structure is designed with gate underlap related to channel/drain junction and the temperature decreases, it was possible to obtain promising values for subthreshold slope and ION/IOFF ratio. Based on the analyses of these individual results, basic analog circuits have been designed, namely current mirror and differential pair, so that two different tunneling devices structures have been highlighted. Experimental measurements and numeric simulations have been performed for both circuits, under different conditions in terms of bias voltages, channel length mismatch and operation temperature. The impact on fundamental circuit parameters, such as compliance voltage, current mirroring ratio and differential voltage gain, has been compared for circuits designed with Point TFETs, Line TFETs and FinFETs. Regarding current mirror circuits, the obtained results revealed higher values of compliance voltage and lower susceptibility to the temperature for circuits designed with tunneling transistors. In addition, Point TFETs provided the lowest susceptibility to channel length mismatch, but also the worst values of reference currents, when compared to circuits with Line TFETs and FinFETs. Following the same procedure for differential pair, higher compliance voltage was obtained for FinFETs, while both tunneling transistors structures presented better behavior for differential voltage gain susceptibility to temperature variation. Once more, pairs with Point TFETs showed the best performance in terms of channel length mismatch, but the worst magnitude of differential voltage gain. This way, general equations have been proposed to model relevant parameters for the circuits designed with each technology. From an overall point of view, it was possible to support the suitability of optimizing tunneling transistors in order to obtain devices with favorable individual parameters and positive impacts on essential analog circuits, reassuring the relevance of this promising technology.

Submitted by Jean Medeiros (jeanletras@uepb.edu.br) on 2016-04-20T12:28:59Z No. of bitstreams: 1 PDF - Verônica Lima de Almeida Caldeira.pdf: 2611929 bytes, checksum: 7d1de9b91c9b260d4dc781382a9d76a1 (MD5) / Approved for entry into archive by Secta BC (secta.csu.bc@uepb.edu.br) on 2016-07-22T20:26:57Z (GMT) No. of bitstreams: 1 PDF - Verônica Lima de Almeida Caldeira.pdf: 2611929 bytes, checksum: 7d1de9b91c9b260d4dc781382a9d76a1 (MD5) / Approved for entry into archive by Secta BC (secta.csu.bc@uepb.edu.br) on 2016-07-22T20:27:05Z (GMT) No. of bitstreams: 1 PDF - Verônica Lima de Almeida Caldeira.pdf: 2611929 bytes, checksum: 7d1de9b91c9b260d4dc781382a9d76a1 (MD5) / Made available in DSpace on 2016-07-22T20:27:05Z (GMT). No. of bitstreams: 1 PDF - Verônica Lima de Almeida Caldeira.pdf: 2611929 bytes, checksum: 7d1de9b91c9b260d4dc781382a9d76a1 (MD5) Previous issue date: 2014-12-01 / This paper aims to analyze the contributions of the digital to analog resources in fostering learning of geometry, mediated pounds for deaf students. Our research is supported by the theoretical principles of Personal Construct Theory of George Kelly (1963) and was developed through the following conduct: an outline of the history of education of the deaf and their identity construction. In the second phase, the teaching of mathematics to deaf students, in which we present some research. Followed by talking briefly about the features analog and digital resources, move forward with a succinct approach to Personal Construct Theory of George Kelly and finalized with the analysis of the intervention, whose theme is the teaching regular convex polygons, which is subsidized in Corollary Experiment conducted by Cycle Experience Kellyana. The research subjects are 8th graders of elementary school of EDAC. The records were made using photos, video footage and field notes. Participant observation of this case study has revealed that learning of deaf students is closely related to proficiency in Pounds, knowledge of the history of education of the deaf and the deaf community belonging to the ruling by the subject teacher. As considerations emphasize the importance of the use of specific methods, as in this case with the use of digital and analog features which favor the realization of geometrical abstract concepts often the possibility of visual exploration. / Este trabalho se propõe a analisar as contribuições dos recursos digitais aos analógicos no favorecimento da aprendizagem da Geometria, mediada pela Libras para alunos surdos. Nossa investigação está apoiada nos pressupostos teóricos da Teoria dos Construtos Pessoais de George Kelly (1963) e foi desenvolvida por meio da seguinte condução: um recorte sobre a história da educação do surdo e sua construção identitária. No segundo momento, o ensino de matemática para alunos surdos, em que apresentamos algumas pesquisas. Seguimos discorrendo concisamente sobre os recursos analógicos e os recursos digitais, avançamos com uma sucinta abordagem sobre a Teoria dos Construtos Pessoais de George Kelly e finalizamos com a análise da intervenção, cujo tema é o ensino de polígono convexo regular, que se encontra subsidiado no Corolário da Experiência conduzida pelo Ciclo da Experiência Kellyana. Os sujeitos da pesquisa são alunos do 8º ano do Ensino Fundamental da EDAC. Os registros foram feitos por meio de fotos, filmagens e notas de campo. A observação participante deste estudo de caso nos revelou que a aprendizagem do aluno surdo está intimamente relacionada à proficiência em Libras, ao conhecimento da história da educação do surdo e o pertencimento à comunidade surda por parte do professor regente da disciplina. Finalizamos, destacando a importância do uso de metodologias específicas e de recursos digitais e analógicos que possibilitem associar a imagem à Libras para favorecer a compreensão de conceitos geométricos muitas vezes abstratos pela exploração do visual.

Submitted by Sandro Camargo (sandro.camargo@unipampa.edu.br) on 2015-05-09T19:09:43Z No. of bitstreams: 1 117110018.pdf: 4311604 bytes, checksum: 0978b40aef931c296de315514d7d64ac (MD5) / Made available in DSpace on 2015-05-09T19:09:43Z (GMT). No. of bitstreams: 1 117110018.pdf: 4311604 bytes, checksum: 0978b40aef931c296de315514d7d64ac (MD5) Previous issue date: 2012-11-22 / A indústria de microeletrônica tem a sua evolução ditada pela necessidade cada vez maior de integração de circuitos como memórias e processadores, fazendo com que os dispositivos semicondutores sejam cada vez mais miniaturizados. Esta miniaturização implica processos de fabricação cada vez mais complexos, resultando em uma grande variabilidade de parâmetros. O projeto de circuitos analógicos torna-se cada vez mais complexo, pois em geral é altamente suscetível às variações de processo, o que afeta a sua produtividade. Uma das partes mais complexas deste projeto é o dimensionamento dos dispositivos que compõem o circuito, pois o espaço de projeto é altamente não-linear e nem sempre se conhece a localização do seu ponto ótimo. Neste contexto, este trabalho tem como objetivo o desenvolvimento de uma ferramenta para o dimensionamento automático de circuitos integrados analógicos, capaz de lidar com a variabilidade dos parâmetros e visando aumentar a produtividade do circuito gerado. Esta ferramenta baseia-se no dimensionamento do circuito como um problema de otimização baseado em simulação elétrica SPICE. O objetivo principal é receber as especificações requeridas de uma topologia de circuito e, através de técnicas de inteligência artificial, explorar o espaço de soluções em busca de soluções otimizadas que atendam às restrições impostas. Além disso, espera se obter soluções que atendam às especificações requeridas mesmo com variações no processo de fabricação. Para isso, são empregadas técnicas de design centering de modo a maximizar a produtividade do circuito. A ferramenta desenvolvida foi implementada de maneira modular, permitindo que a análise do dimensionamento do circuito possa ser realizada sob diferentes aspectos. Como resultado, este trabalho apresenta duas topologias de amplificadores operacionais automaticamente dimensionadas em tecnologia CMOS, tendo como objetivo a minimização da área de gate e da potência dissipada, além da maximização da produtividade. Os circuitos gerados apresentaram melhor desempenho em comparação com resultados descritos na literatura. / The microelectronics industry has the CMOS technology evolution dictated by the capability of integration of digital circuits such as memories and processors, causing the semiconductor devices miniaturization. The miniaturization leads to complex manufacturing processes with high parameters variation. Analog circuit designs are complex and highly susceptible to process variations, affecting the circuit yield. One of the most complex part of the analog design is the circuit sizing, since the possible solutions have a highly nonlinear design space and the optimal solution is not known. In this context, this work aims at developing a tool for the automatic sizing of analog integrated circuits that is able to deal with parameter variation in order to yield maximization. This tool is based on the circuit sizing as an optimization problem based on electrical SPICE simulations. The main objective is to receive the required specifications of a circuit topology and, by means of artificial intelligence techniques, to explore the design space for optimized solutions that meet the circuit constraints. Furthermore, it is expected to obtain solutions which meet the specifications required even with the presence of variations in the manufacturing process. For this purpose, design centering techniques are implemented for yield maximization. The tool is implemented with modular functions, enabling the sizing process on different configurations. As results, this work present the automatic design of two CMOS operational amplifiers topologies, with the goal to reduce the power dissipation and the gate area and to maximize the yield. The results present good performance when compared to similar designs found in literature.

Esse trabalho tem como objetivo estudar o comportamento de transistores de camada de silício e óxido enterrado ultrafinos (UTBB SOI nMOSFET) e transistores de nanofios horizontais com porta ômega ? (?G NW SOI MOSFET) com ênfase na variação da tensão aplicada no substrato (VGB). As análises foram feitas através de medidas experimentais e simulações numéricas. Nos dispositivos UTBB SOI nMOSFET foram estudados dispositivos com e sem implantação de plano de terra (GP), de três diferentes tecnologias, e com diferentes comprimentos de canal. A partir do modelo analítico de tensão de limiar desenvolvido por Martino et al. foram definidos os valores de VGB. A tecnologia referência possui 6 nm de camada de silício (tSi) e no óxido de porta uma camada de 5 nm de SiO2. A segunda tecnologia tem um tSi maior (14 nm) em relação a referência e a terceira tecnologia tem no óxido de porta um material de alta constante dielétrica, HfSiO. Na tecnologia de referência, os dispositivos com GP mostraram melhores resultados para transcondutância na região de saturação (gmSAT) devido ao forte acoplamento eletrostático entre a região da porta e do substrato. Porém os dispositivos com GP apresentam uma maior influência do campo elétrico longitudinal do dreno no canal, assim os parâmetros condutância de saída (gD) e tensão Early (VEA) são degradados, consequentemente o ganho de tensão intrínseco (AV) também. Na tecnologia com tSi de 14 nm, a influência do acoplamento eletrostático entre porta e substrato é menor em relação a referência, devido à maior espessura de tSi. Como a penetração do campo elétrico do dreno é maior em dispositivos com GP, todos os parâmetros analógicos estudados são degradados em dispositivos com GP. A última tecnologia estudada, não apresenta grande variação nos resultados quando comparadodispositivos com e sem GP. O AV, por exemplo, tem uma variação entre 1% e 3% comparando os dispositivos com e sem GP. Foram feitas análises em dispositivos das três tecnologias com comprimento de canal de 70 nm, e todos os parâmetros degradaram com a diminuição do comprimento de canal, como esperado. O fato de ter um comprimento de canal menor faz com que a influência do campo elétrico longitudinal do dreno seja mais relevante, degradando assim todos os parâmetros analógicos nos dispositivos com GP. Nos dispositivos ?G NW SOI MOSFET foram feitas análises em dispositivos pMOS e nMOS com diferentes larguras de canal (WNW = 220 nm, 40 nm e 10 nm) para diferentes VGB. Através de simulações viu-se que dispositivos com largura de canal de 40 nm possuem uma condução de corrente pela segunda interface para polarizações muito altas (VGB = +20 V para nMOS e VGB -20 V para pMOS). Todavia essa condução de corrente na segunda interface ocorre ao mesmo tempo que na primeira interface, impossibilitando fazer a separação dos efeitos de cada interface.A medida que a polarização no substrato faz com que haja uma condução na segunda interface, todos os parâmetros degradam devido a essa condução parasitária. Dispositivos estreitos sofrem menor influência de VGB e, portanto, tem os parâmetros menos degradados, diferente dos dispositivos largos que tem uma grande influência de VGB no comportamento elétrico do transistor. Quando a polarização no substrato é feita a fim de que não haja condução na segunda interface, a variação da inclinação de sublimiar entre dispositivos com WNW = 220 nm e 10 nm é menor que 2 mV/déc. Porém a corrente de dreno de estado ligado do transistor (ION) apresenta melhores resultados em dispositivos largos chegando a 6 vezes maior para nMOS e 4 vezes maior para pMOS que em dispositivos estreitos. Os parâmetros analógicos sofrem pouca influência da variação de VGB. Os dispositivos estreitos (WNW = 10 nm) praticamente têm resultados constantes para gmSAT, VEA e AV. Já os dispositivos largos (WNW = 220 nm) possuem uma pequena degradação de gmSAT para os nMOS, o que degrada levemente o AV em cerca de 10 dB. A eficiência do transistor (gm/ID) apresentou grande variação com a variação de VGB, piorando-a a medida que a segunda interface ia do estado de não condução para o estado de condução. Porém analisando os dados para a tensão que não há condução na segunda interface observou-se que, em inversão forte, a eficiência do transistor apresentou uma variação de 1,1 V-1 entre dispositivos largos (WNW = 220 nm) e estreitos (WNW = 10 nm). Com o aumento do comprimento do canal, esse valor de variação tende a diminuir e dispositivos largos passam a ser uma alternativa válida para aplicação nessa região de operação. / This work aims to study the behavior of the ultrathin body and buried oxide SOI nMOSFET (UTBB SOI nMOSFET) and the horizontal ?-gate nanowire SOI MOSFET (?G NW SOI MOSFET) with the variation of the back gate bias (VGB). The analysis were made through experimental measures and numerical simulation. In the UTBB SOI nMOSFET devices, devices with and without ground plane (GP) implantation of three different technologies were studied. Based on analytical model developed by Martino et al. the values VGB were defined. The reference technology has silicon film thickness (tSi) of 6 nm and 5 nm of SiO2 in the front oxide. The second technology has a thicker tSi of 14 nm comparing to the reference and the third technology has a high-? material in the front oxide, HfSiO. In the reference technology, the devices with GP shows better result for transconductance on saturation region (gmSAT) due to the strong coupling between front gate and substrate. However, devices with GP have major influence of the drain electrical field penetration, then the output conductance (gD) and Early voltage (VEA) are degraded, consequently the intrinsic voltage gain (AV) as well. In the technology with tSi of 14 nm, the influence of the coupling between front gate and substrate is lower because of the thicker tSi. Once the drain electrical field penetration is higher in devices with GP, all analog parameters are degraded in devices with GP. The third technology, presents results very close between devices with and without GP. The AV has a variation from 1% to 3% comparing devices with and withoutGP. Devices with channel length of 70 nm were analyzed and all parameters degraded with the decrease of the channel length, as expected. Due to the shorter channel length, the influence of the drain electrical field penetration is more relevant, degrading all the analog parameters in devices with GP. In the ?G NW SOI MOSFET devices, the analysis were done in nMOS and pMOS devices with different channel width (WNW = 220 nm, 40 nm and 10 nm) for different VGB. By the simulations, devices with channel width of 40 nm have a conduction though the back interface for very high biases (+20 V for nMOS and -20 V for pMOS). However, this conduction occurs at the same time as in the front interface, so it is not possible to separate de effects of each interface. As the substrate bias voltage induces a back gate current, all the parameters are degraded due to this parasitic current. Narrow devices are less affected by VGB and thus its parameters are less degraded, different from wider devices, in which VGB has a greater influence on their behavior. When the back gate is biased in order to avoid the conduction in back interface, the subthreshold swing variation between devices with WNW = 220 nm and 10 nm is lower than 2 mV/déc. However, the on state current (ION) has better results in wide devices reaching 6 times bigger for nMOS and 4 times bigger for pMOS The analog parameterssuffer little influence of the back gate bias variation. The narrow devices (WNW = 10 nm) have practically constant results gmSAT, VEA and AV. On the other hand, wide devices (WNW = 220 nm) have a small degradation in the gmSAT for nMOS, which slightly degrades de AV. The transistor efficiency showed great variation with the back gate bias variation, worsening as the back interface went from non-conduction state to conduction state. However, when the back gate is biased avoiding the conduction in back interface, the transistor efficiency for strong inversion region has a small variation of 1,1 V-1 between wide (WNW = 220 nm) and narrow (WNW = 10 nm) devices. As the channel length increases, this value of variation tends to decrease and wide devices become a valid alternative for applications in this region of operation.

Esse trabalho de mestrado teve como estudo o transistor Túnel-FET (TFET) fabricado em estrutura de nanofio de silício. Este estudo foi feito de forma teórica (simulação numérica) e experimental. Foram estudadas as principais características digitais e analógicas do dispositivo e seu potencial para uso em circuitos integrados avançados para a próxima década. A análise foi feita através da extração experimental e estudo dos principais parâmetros do dispositivo, tais como inclinação de sublimiar, transcondutância (gm), condutância de saída (gd), ganho intrínseco de tensão (AV) e eficiência do transistor. As medidas experimentais foram comparadas com os resultados obtidos pela simulação. Através do uso de diferentes parâmetros de ajuste e modelos de simulação, justificou-se o comportamento do dispositivo observado experimentalmente. Durante a execução deste trabalho estudou-se a influência da escolha do material de fonte no desempenho do dispositivo, bem como o impacto do diâmetro do nanofio nos principais parâmetros analógicos do transistor. Os dispositivos compostos por fonte de SiGe apresentaram valores maiores de gm e gd do que aqueles compostos por fonte de silício. A diferença percentual entre os valores de transcondutância para os diferentes materiais de fonte variou de 43% a 96%, sendo dependente do método utilizado para comparação, e a diferença percentual entre os valores de condutância de saída variou de 38% a 91%. Observou-se também uma degradação no valor de AV com a redução do diâmetro do nanofio. O ganho calculado a partir das medidas experimentais para o dispositivo com diâmetro de 50 nm é aproximadamente 45% menor do que o correspondente ao diâmetro de 110 nm. Adicionalmente estudou-se o impacto do diâmetro considerando diferentes polarizações de porta (VG) e concluiu-se que os TFETs apresentam melhor desempenho para baixos valores de VG (houve uma redução de aproximadamente 88% no valor de AV com o aumento da tensão de porta de 1,25 V para 1,9 V). A sobreposição entre porta e fonte e o perfil de dopantes na junção de tunelamento também foram analisados a fim de compreender qual combinação dessas características resultariam em um melhor desempenho do dispositivo. Observou-se que os melhores resultados estavam associados a um alinhamento entre o eletrodo de porta e a junção entre fonte e canal e a um perfil abrupto de dopantes na junção. Por fim comparou-se a tecnologia MOS com o TFET, obtendo-se como resultado um maior valor de AV (maior do que 40 dB) para o TFET. / This Master thesis focused in the study of the NW-TFET. The study was performed either by simulation as by experimental measurements. The main digital and analog characteristics of the device and its potential for use in advanced integrated circuits for the next decade were studied. The analysis was performed by extracting and studying the devices main parameters, such as subthreshold swing, transconductance (gm), output conductance (gd), intrinsic voltage gain (AV) and transistor efficiency. The experimental measurements were compared with the results obtained by simulation. Utilizing different simulation fitting parameters and models, the device behavior (observed in the experimental measurements) was understood and explained. During the execution of this work, either the influence of the source material on the device performance, as the impact of the nanowire diameter on the transistor main analog parameters, were studied. The devices with SiGe source presented higher values of gm and gd than those with silicon source. The percentual difference among the values of transconductance for the different source materials varied from 43% to 96%, being dependent on the method utilized for the comparison, and the percentual difference among the values of output conductance varied from 38% to 91%. A degradation of AV was also observed with the nanowire diameter reduction. The gain calculated from the experimental measurements for the device with 50 nm of diameter is approximately 57% lower than the gain corresponding to the diameter of 110 nm. Furthermore, the impact of the diameter considering different gate biases (VG) was analysed. It was concluded that TFETs show improved performance for lower values of VG (a reduction of approximately 88% of AV was observed for an increase of the gate voltage from 1.25 V to 1.9 V). The gate/source overlap length and the dopant profile at the tunneling junction were also analyzed in order to understand which combination of this features would result in a better performance of the device. It was observed that the best results were related to an alignment between the gate electrode and the source/channel junction and to an abrupt dopant profile at the junction. Finally, the MOS technology was compared with TFET, resulting in a higher AV (higher than 40 dB) for the TFET.

Orientador: Carlos Alberto dos Reis Filho / Tese (doutorado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-08-05T12:05:57Z (GMT). No. of bitstreams: 1 Cajueiro_JoaoPauloCerquinho_D.pdf: 1564955 bytes, checksum: 6ff645ea51f6ee2dcb9e7ab8db6363aa (MD5) Previous issue date: 2005 / Resumo: Uma nova técnica de compensação de temperatura para implementar tensões de referência em circuitos CMOS é descrita, desde o seu fundamento teórico até a comprovação experimental feita com amostras de circuitos integrados protótipos que a implementam. A ténica proposta se baseia no fato de que a tensão entre gate1, e fonte, VGS, de um transistor MOS pode tanto aumentar como diminuir com o aumento da temperatura, dependendo da corrente com que opera. Com base nisto, é possível empilhar n transistores, que estejam polarizados com uma corrente adequada de tal maneira que a queda de tensão sobre esta pilha de transistores, que tem amplitude nVGS, tenha, ao mesmo tempo, a mesma taxa de variação térmica que a tensão VGS produzida por um único transistor. Em tais condições, a diferença entre estas duas tensões é constante, tornando-se uma referencia de tensão. Uma implementação alternativa à pilha de transistores para produzir a tensão nVGS consiste num único transistor de gate ?utuante no qual a tensão VGS equivalente tem amplitude ajustável em campo. Diversos circuitos que se baseiam nesta técnica foram projetados e alguns deles fabricados em tecnologia CMOS 0,35 µm.O desempenho do melhor circuito fabricado atingiu coe?ciente térmico de 100 ppm/°C na faixa térmica de -40 a 120 °C. Outras configurações foram simuladas mostrando que é possível atingir coeficientes térmicos menores que 10 ppm/°C. O estado da arte é representado por referências de tensão que têm coeficientes térmicos de 1 ppm/°C na mesma faixa térmica em que se caracterizam os circuitos desenvolvidos. Tais referências de tensão se baseiam principalmente nos circuitos chamados de bandgap. Há também, um produto recente da empresa Intersil que utiliza um transistor que opera como memória análoga fornecendo uma tensão referência memorizada com altíssima estabilidade térmica. O princípio em que este produto se baseia, entretanto, é diferente do que está sendo proposto neste trabalho apesar do uso comum de um transistor de gate ?utuante. A contribuição deste trabalho não está no desempenho que as fontes de referência que se baseiam no princípio atingiram. Sua contribuição reside na forma como pode ser implementada, utilizando somente transistores MOS e no fato de que tem amplitude ajustável em campo. 1A palavra gate está sendo usada em toda extensão do texto, em lugar da palavra ¿porta¿, para identi?car o terminal de alta resistência de um transistor MOS / Abstract: A new technique of temperature compensation to implement a voltage reference in CMOS circuits is described, from theoretical basis to experimental evidence made with samples of integrated circuits prototypes that implement it. The proposed technique is based on the fact that the voltage between gate and source, VGS, of a MOS transistor can either increase as diminish with the increase of temperature, depending on the current with that it operates. Based in this, it is possible to pile up n transistors, that are polarized with an adequate current in such way that the voltage on this stack of transistors, that has amplitude nVGS, has, at the same time, the same thermal variation than the VGS voltage produced in only one transistor. In such conditions, the difference between these two voltages is constant, becoming a voltage reference. An alternative implementation to the stack of transistors to produce the nVGS volage consists of a ?oating gate transistor in which equivalent VGS has adjustable amplitude in ?eld. Diverse circuits that are based on this technique had been projected and some of them manufactured in technology CMOS 0,35 µm. The performance of the best manufactured circuit reached 100 ppm/°C of thermal coefficient in the thermal band of -40 to 120 °C. Other con?gurations had been simulated showing that it is possible to reach thermal coe?cients lesser that 10 ppm/°C. The state of the art is represented by voltage references that have thermal coefficients of 1 ppm/°C in the same thermal band where the developed circuits had been characterized. Such voltage references are mainly based on the circuits called bandgap. There is, also, a recent product of the Intersil company who uses a transistor that operates as analogical memory supplying a voltage reference memorized with highest thermal stability. The base principle of this product is, however, different of that being considered in this work despite the use of a ?oating gate transistor. The contribution of this work is not in the performance that the reference sources that are based on the principle had reached. Its contribution inhabits in the form as it can be implemented, only using MOS transistors and in the fact that it has adjustable amplitude in ?eld / Doutorado / Eletrônica, Microeletrônica e Optoeletrônica / Doutor em Engenharia Elétrica