Aujourd'hui les applications portables sont de plus en plus complexes et nécessitent beaucoup de ressources de calculs, ce qui implique un fort volume de données à stocker ou à faire transiter d'une unité à une autre. De plus, avec l'évolution des paramètres technologiques, la maîtrise de l'évolution du délai et de la consommation des interconnexions au sein d'un SoC (System On Chip) est de plus en plus difficile à contrôler. Les prévisions de l'ITRS montrent une diminution des dimensions des transistors et des fils, ce qui se traduit par une évolution du comportement du circuit tout particulièrement au niveau temporel. Ainsi, le délai d'un fil devient largement supérieur à celui d'une porte. Cette augmentation est due à l'évolution des paramètres résistifs et capacitifs des interconnexions qui tendent toujours à augmenter. L'augmentation des phénomènes capacitifs se traduit également par une augmentation de la part de la consommation due aux interconnexions qui peut représenter jusqu'à 50% de la consommation totale et de la surface occupée sur la puce. Il devient donc indispensable de prendre en compte les interconnexions lors de l'évaluation de la consommation d'une puce. Pour cela, des modèles précis des interconnexions doivent être proposés ainsi que des outils d'estimation afin de fournir aux concepteurs des retours rapides et fiables sur leur design. Des techniques d'optimisation doivent également être proposées et leur impact quantifié par le biais entre autre des outils d'estimation. Le premier chapitre de la thèse se propose, d'aborder la modélisation de la consommation d'un bus à l'aide de modèles physiques des différents éléments entrant dans sa composition. Le fil sous forme de modèles résistifs et capacitifs distribués a d'abord été caractérisé, puis, au niveau bus, nous avons caractérisé les buffers ainsi que les diaphonies capacitives entre fils. Dans le second chapitre, la méthode d'estimation de la consommation des interconnexions est proposée. Suite à la modélisation du bus au niveau technologique, les paramètres importants intervenant dans la variation de la consommation (technologie, couche de métal, longueur de bus. . .) ont été extraits. Des simulations SPICE de ces circuits ont été réalisées ; les résultats expérimentaux ont permis d'obtenir des modèles inclus au sein d'un outil d'estimation. Cet outil (Interconnect Explorer) permet alors à l'utilisateur, après configuration, (c'est-à-dire choix de la technologie, de la couche de métal, de la longueur de bus) d'obtenir très rapidement une estimation de la consommation du transfert de données sur un bus. Les expérimentations de validation montrent que l'outil permet d'obtenir une estimation avec une erreur maximale de 3% (par rapport aux simulations SPICE) avec un temps d'exécution de quelques secondes (une simulation SPICE dans les mêmes conditions expérimentales prenant plusieurs heures). Dans le troisième chapitre, un état de l'art des principales techniques d'optimisation de la consommation et du délai est présenté. L'outil d'estimation présenté dans le chapitre précédent nous permet de valider l'efficacité de ces techniques sur les paramètres impactant la consommation (activité, temps de propagation, capacités parasites. . .). Dans un second temps, l'analyse des résultats fournis par l'outil permet de montrer que les techniques d'optimisation n'agissent pas forcément sur les bons paramètres. A la fin de ce chapitre, de nouvelles pistes d'optimisation, en adéquation avec les résultats précédents, sont proposées. Le quatrième chapitre présente les techniques d'optimisation au niveau architectural auxquelles nous avons abouti en se basant sur les pistes d'optimisation du chapitre précédent. Ces techniques (dont une est brevetée : Spatial Switching) ont pour particularité de nécessiter un surcoût matériel relativement faible. En effet, nombre des méthodes présentées dans la littérature ont un surcoût matériel assez important, en particulier dû aux codeurs et décodeurs. Ces codecs engendrent un surcoût en consommation bien souvent supérieur à la réduction apportée sur le bus pour des longueurs d'interconnexions usuelles dans les SoC actuels. Nos résultats expérimentaux sur le Spatial Switching montrent des gains en consommation pouvant atteindre une réduction de 12% de consommation d'énergie pour un bus de 5mm en 65nm. Ces résultats incluent bien évidemment la consommation due aux codecs. Les gains augmentent encore avec les sauts technologiques ainsi qu'avec l'augmentation de la longueur du bus. Nous proposerons également une extension possible de nos travaux (outil et modèles) par l'élévation du niveau d'abstraction. En effet, dans ce mémoire, les interconnexions point à point sont notre principale préoccupation ; or, les systèmes actuels peuvent utiliser des réseaux de communication plus complexes. Dans un premier temps, notre approche peut être utilisée pour modéliser des interconnexions de type MESH ou NoC souvent utilisées dans le cadre de systèmes MPSoC (utilisation des résultats de la plate forme SocLib). Dans un second temps, ces résultats et les précédents peuvent être étendus afin d'être utilisés dans une approche MDE (Model Driven Engineering). Dans ce cadre, nos travaux s'intégreront dans le projet ITEA SPICES qui utilise un profil AADL (Application & Architecture Design Language), le but étant, ici, d'intégrer nos résultats dans le "framework" OSATE afin de pouvoir estimer la consommation des communications dès les premières phases de conception. La consommation des interconnexions étant devenu un enjeu majeur dans la conception de système, nous concluerons la thèse par une présentation des futures technologies d'interconnexions alternatives à la conception classique : interconnexions optiques, SoC 3D, nanotubes. . .

De nombreux jeux de données de données sont publiés sur le web à l'aide des technologies du web sémantique. Ces jeux de données contiennent des données qui représentent des liens vers des ressources similaires. Si ces jeux de données sont liés entre eux par des liens construits correctement, les utilisateurs peuvent facilement interroger les données à travers une interface uniforme, comme s'ils interrogeaient un jeu de données unique. Mais, trouver des liens corrects est très difficile car de nombreuses comparaisons doivent être effectuées. Plusieurs solutions ont été proposées pour résoudre ce problème : (1) l'approche la plus directe est de comparer les valeurs d'attributs d'instances pour identifier les liens, mais il est impossible de comparer toutes les paires possibles de valeurs d'attributs. (2) Une autre stratégie courante consiste à comparer les instances selon les attribut correspondants trouvés par l'alignement d'ontologies à base d'instances, qui permet de générer des correspondances d'attributs basés sur des instances. Cependant, il est difficile d'identifier des instances similaires à travers les ensembles de données car, dans certains cas, les valeurs des attributs en correspondence ne sont pas les mêmes. (3) Plusieurs méthodes utilisent la programmation génétique pour construire des modèles d'interconnexion afin de comparer différentes instances, mais elles souffrent de longues durées d'exécution. Dans cette thèse, une méthode d'interconnexion est proposée pour relier les instances similaires dans différents ensembles de données, basée à la fois sur l'apprentissage statistique et sur l'apprentissage symbolique. L'entrée est constituée de deux ensembles de données, des correspondances de classes sur les deux ensembles de données et un échantillion de liens "positif" ou "négatif" résultant d'une évaluation de l'utilisateur. La méthode construit un classifieur qui distingue les bons liens des liens incorrects dans deux ensembles de données RDF en utilisant l'ensemble des liens d'échantillons évalués. Le classifieur est composé de correspondances d'attributs entre les classes correspondantes et de deux ensembles de données, qui aident à comparer les instances et à établir les liens. Dans cette thèse, le classifieur est appelé motif d'interconnexion. D'une part, notre méthode découvre des correspondances potentielles entre d'attributs pour chaque correspondance de classe via une méthode d'apprentissage statistique : l'algorithme de regroupement K-medoids, en utilisant des statistiques sur les valeurs des instances. D'autre part, notre solution s'appuie sur un modèle d'interconnexion par une méthode d'apprentissage symbolique : l'espace des versions, basée sur les correspondances d'attributs potentielles découvertes et l'ensemble des liens de l'échantillon évalué. Notre méthode peut résoudre la tâche d'interconnexion quand il n'existe pas de motif d'interconnexion combiné qui couvre tous les liens corrects évalués avec un format concis. L'expérimentation montre que notre méthode d'interconnexion, avec seulement 1% des liens totaux dans l'échantillon, atteint une F-mesure élevée (de 0,94 à 0,99). La F-mesure converge rapidement, ameliorant les autres approches de près de 10%.

Th. doct.--Informatique--Versailles-Saint-Quentin-en-Yvelines, 1997. / Bibliogr. p. 138-144. Résumé en français et en anglais. 1997 d'après la déclaration de dépôt légal.

Les contraintes économiques actuelles amènent les entreprises d'électronique non seulement à innover à un rythme très soutenu mais aussi à réduire le cycle de conception des nouveaux produits. Afin de rester compétitives, ces entreprises doivent proposer régulièrement de nouveaux produits comportant de nouvelles fonctionnalités, ou améliorant les performances des produits de la génération précédente. Les progrès réalisés peuvent être quantifiés par exemple en terme de vitesse de fonctionnement, encombrement, autonomie et consommation d'énergie. La conception des cartes électroniques incluant ces contraintes est alors délicate. En effet, l'intégration de nouvelles fonctions tout comme la miniaturisation des produits entraînent une densification du circuit imprimé. Le nombre de couches utilisé augmente, l'isolement entre les signaux diminue, l'utilisation de circuits intégrés comportant différentes fonctions comme les SOC ou les SIP entraîne une multiplication du nombre de potentiels d'alimentation. L'augmentation des performances des systèmes impliquent une élévation du taux de débits de données circulant au sein du circuit imprimé et par conséquent l'augmentation des fréquences d'horloge et des signaux. Ces contraintes entraînent l'apparition de problèmes de compatibilité électromagnétique, d'intégrité du signal et d'intégrité de puissance. Il est alors nécessaire de limiter les risques de dysfonctionnement de la carte par une maîtrise des phénomènes qui se produisent d'une part par une analyse de dimensionnement précise afin d'éliminer ou de réduire les problèmes au plus tôt dans la phase de conception et d'autre part en effectuant des simulations de validation une fois la carte terminée. Cette thèse proposée par la société Thales Communications and Security en collaboration avec le laboratoire des Systèmes et Applications des Technologies de l'Information et de l’Énergie (SATIE) de l’École Normale Supérieure de Cachan dans le cadre d'une Convention Industrielle de Formation par la REcherche (CIFRE) a pour but le développement d'une méthodologie d'analyse et de conception du réseau du distribution d'énergie de cartes numériques complexes dans le but de garantir leur fonctionnement sans, ou en réduisant le nombre d'itérations de prototypage. L'introduction au contexte, une description du système étudié et des phénomènes physiques régissant son fonctionnement ainsi qu'un état de l'art des techniques d'analyse d'intégrité de puissance constituent le premier chapitre de ce mémoire. La présentation du véhicule de test, support de tous les résultats de mesure, conçu durant la deuxième année de thèse est l'objet du second chapitre. Ce chapitre dénombre et décrit l'ensemble des scenarii et des réalisations créés pour la mesure des phénomènes propres à l'intégrité de puissance et la corrélation de résultats de simulation avec ceux obtenus en mesure. Dans une troisième partie, les techniques de modélisations de chaque élément constituant le réseau de distribution d'énergie sont décrites. Afin de démontrer la validité des modèles utilisés, les résultats de simulation obtenus pour chaque élément ont été confrontés à des résultats de mesure. Le quatrième chapitre présente la méthodologie de conception et d'analyse de la stabilité des alimentations développée suite aux résultats obtenus des différentes techniques de modélisation. Les outils utilisés sont précisément décrits et les résultats de simulation confrontés à ceux de mesure du système complet du véhicule de test. Dans le chapitre 5, l'intérêt de la modélisation des réseaux de distribution d'énergie sera étendu aux études d'intégrité du signal en démontrant comment son inclusion aux simulations permet d'obtenir, lors de la mise en œuvre de co-simulations, des résultats de simulation plus proches de la réalité. Enfin, la dernière partie de ce document synthétise les travaux de la thèse, porte un regard critique et propose quelques perspectives de travaux futurs. / Today's economical context leads electronics and high-tech corporations not only to innovate with a sustained rhythm but also to reduce the design cycle of new products. In order to remain competitive, these corporations must release regularly new products with new functionalities or enhancing performances of the last generation of this product. The enhancement from one generation of the product to the other can be quantified by the speed of execution of a task, the package size or form factor, the battery life and power consumption.The design methodology following these constraints is thus very tough. Indeed, integration of new functionalities as miniaturization of products imply a densification of the printed circuit board. The number of layer in the stack up is increased, isolation between nets is reduced, the use of integrated circuits embedding different functions as SOC or SIP implies a multiplication of the number of voltages. Moreover the increase of circuit performances implies a increasing data rate exchanged between component of the same printed circuit board and occasioning a widening of the reference clock and signal frequency spectrum. These design constraints are the root cause of the apparition of electromagnetic compatibility, signal integrity and power integrity issues. Failure risks must then be limited by fully understanding phenomenon occurring on the board by, on one side, realizing a precise dimensioning pre layout analysis aiming the elimination or reduction of the issues at the beginning of the design cycle, and on the other side, validating the layout by post layout simulation once the printed circuit board routed.This study proposed by Thales Communication and Security in collaboration with public research laboratory SATIE (System and Application of Energy and Information Technologies) of Ecole Normale Supérieure de Cachan within a industrial convention for development through research aims to develop a design methodology for power delivery network of digital printed circuit board with the goal of ensuring good behavior without or by reducing the number of prototypes.The first chapter of this manuscript include an introduction to the context of the study, a precise description of the studied system and the physical phenomenon ruling its behavior, and finally a state of the art of the power integrity technique analysis. A presentation of the test vehicle, designed during the work and support of all measurement results will constitute the focus of second chapter. This chapter presents and describes all the scenarios and implementations created for the observation and measurement of Power Integrity phenomenon and realise measurement-simulation results correlation. In a third part, modeling techniques of each element of the Power Delivery Network are described. The validity of the models is proven by correlating simulation results of each element with measurement results. The fourth chapter presents the analysis and design methodology developed from the results of the different modeling techniques presented in the previous chapter. Simulation tools and their configuration are precisely described and simulation results are compared with measurement results obtained on the test vehicle for the whole system. In the fifth chapter, the interest of power delivery network model will be extended to signal integrity analysis demonstrating how including this model allows to obtain simulation results closer from measurement results by running Signal Integrity Power aware simulation. Finally, the last part of this document synthetizes the work realized and presented in this document, takes a critical look on it and proposes future works and orientations to extend knowledges and understanding of Power Integrity Phenomenon.

Plusieurs défis subsistent pour la migration de l’électronique imprimée vers l’industrie, malgré des avancées récentes. Dans ces travaux de thèse, l’optimisation du procédé d’impression d’encres à base de nanoparticules d’argent (<Ø>=25 nm) en fonction de sa rhéologie et des interactions fluide/substrat a permis de réaliser des interconnexions électriques d’une épaisseur de 500 nm. Ces lignes imprimées sur des substrats silicium ou flexibles sont ensuite recuites par des méthodes conventionnelles (étuve ou infrarouge) ou sélectives (micro-onde) à des températures comprises entre 100 et 300°C.Une meilleure compréhension de la relation procédé/microstructure des couches minces imprimées, via plusieurs caractérisations cristallographiques (DRX, EBSD et EDX), a permis d’optimiser la croissance des domaines nanocristallins, activée pour des énergies de l’ordre de 3 à 5 kJ•mol-1. Outre les faibles contraintes résiduelles (70 MPa), cette optimisation permet d’atteindre de faibles résistivités électriques (3.4 µOhm•cm) associées à un accroissement de la cohérence des réseaux cristallins aux joints de grains. La probabilité de réflexion des électrons à ces interfaces peut être davantage réduite, grâce à une approche innovante de croissance orientée des cristallites par interdiffusion atomique à partir du substrat.La faible rigidité mécanique (E<50 GPa) de ces lignes initialement poreuses nécessite une étape de renforcement par texturation ou par croissance electroless pour résister aux étapes de micro-assemblage et de soudure filaire. La réalisation d’un démonstrateur fonctionnel a ainsi permis de valider la technologie d’impression pour la fabrication de composants électroniques. / Several challenges are still holding back the technological transfer of printed electronics to industry in spite of recent progresses. In this thesis work, the printing method of inks based on silver nanoparticles (<Ø>=25 nm) was optimized according to its rheology and to the fluid/substrate interactions for the fabrication of electrical interconnections with a thickness of 500 nm. These lines were printed on silicon or flexible substrates and annealed either by conventional (oven or infrared) or selective methods (microwave) at temperatures comprised between 100 and 300 °C.A better understanding of the relationship between process and microstructure of these printed thin films, based on several crystallographic equipments (XRD, EBSD and EDX), led to the optimization of nanocrystallites growth with an activation energy of about 3 to 5 kJ•mol-1. In addition to the low residual stress (70 MPa), this optimization is used to achieve low electrical resistivity (3.4 μOhm•cm) associated with a greater coherence of the crystal lattices at grain boundaries. The probability of electron scattering at such interfaces can be further reduced using an innovative approach of oriented crystallite growth by atomic interdiffusion from the substrate.The low mechanical stiffness (E<50 GPa) of these porous lines requires a reinforcement step either by crystalline texturation or by electroless growth to withstand the assembly and wire-bonding steps. The fabrication of a functional demonstrator thus validated the printing technology for the manufacture of electronic components.

Cette thèse, centrée en Automatique, porte sur l’approximation de systèmes linéaires de dimension infinie en une dimension d’espace d’un point de vue entrée-sortie par une classe de systèmes à retards, et sur l’analyse de stabilité de cette classe d’approximation. Afin de conserver des propriétés du système de dimension infinie par interconnexion (stabilité, performance entrée-sortie), l’approximation est définie sur la topologie du graphe. Classiquement, les méthodes proposées par l’approximation conduisent à des modèles de dimension finie. Cependant, sur cette topologie du graphe, une telle approximation régie par des équations à paramètres localisés peut ne pas exister. On propose donc d’étendre cette classe d’approximation en y incluant l’opérateur retard. Nous obtenons alors un modèle d’équations différentielles couplées à des équations aux différences. L’existence et la mise en œuvre numérique de cette classe d’approximation et ses propriétés de réalisation d’état sont étudiées. Le deuxième enjeu de nos recherches s’est focalisé sur l’analyse de stabilité de cette classe d’approximation, par le biais de l’approche de Lyapunov-Krasovskii. Cette approche consiste à exploiter des conditions de stabilité sous forme d’un problème l’optimisation convexe. Cette analyse de stabilité est étendue au cas des systèmes avec paramètres incertains et des retards variants dans le temps pour la sous classe des équations aux différences. Nous développons également une estimation de la décroissance de la solution en vue de l’analyse de performance. L’analyse du conservatisme de la méthodologie proposée a été étudié. / This thesis addresses the approximation of infinite-dimensional linear systems for one-dimension in space, with the input-output approach, by a class of delay systems, and the stability analysis of this class of approximation. In order to preserve the properties of the original properties by interconnection, such as stability and/or input-output performance, the approximation is defined within the graph topology framework. In general, the methods proposed in the literature lead, by approximation, to finite-dimensional models. However, in this topology, such an approximation by lumped plants may not exist. It seems natural to generalize this approximation class by including a delay operator. We then obtain an approximation in the graph topology governed by a model of coupled differential-difference equations. The existence of this class of approximation and the properties of state-realization are studied. A constructive numerical method is proposed for this approximation. After the description of this class of approximation, we investigate stability of this class of operators, by the Lyapunov-Krasovskii approach. This approach consists to involve stability conditions of the form of a convex optimization problem. This stability analysis is extended to the case of systems with uncertain parameters and time-varying delays. We also propose estimates of the decay rate of the solution for the performance analysis. The analysis of the conservatism of the proposed methodology has been studied.

Etude des PLA CMOS. Les 4 aspects suivants sont développés : ― performance électrique: spécification d'évaluation électrique et temporelle de PLA par une technique hybride estimation-simulation basée sur la recherche du chemin critique d'E/S dans le PLA; ― distribution des types de pannes en fin de fabrication et leurs manifestations électriques et logiques. Une approche vers le test de PLA CMOS est également présentée; ― amélioration du rendement de fabrication par la conception de PLA reconfigurable (ajout de lignes supplémentaires; ― partitionnement de PLA en vue de réduire la surface, le temps de réponse, et de faciliter la reconfiguration et l'interconnexion avec les blocs voisins

Lors de la conception des circuits intégrés VLSI, les Réseaux Logiques Programmables (P.L.A.) permettent le dessin automatique des masques à partir d'une description logique. La surface occupée par ces PLAs peut, dans certains cas, s'avérer prohibitive; d'où l'intérêt des méthodes d'optimisation topologique de ceux-ci. Après avoir défini les différentes représentations possibles des PLAs, on présente l'état en ce qui concerne l'optimisation topologique des PLAs. La méthode des «Lignes Brisées» est ensuite détaillée en insistant sur les heuristiques choisies ainsi que sur les interactions qui existent entre l'étape d'optimisation et l'étape de tracé des connexions internes. On termine par une présentation globale du système PAOLA d'optimisation topologique et dessin de PLAs

Le travail présenté dans cette thèse porte sur le domaine de l'aide à la construction du plan de masse de circuits VLSI. Cette construction est basée sur une évaluation topologique prédictive et une approche hiérarchisée. FLOPE est un éditeur interactif permettant la construction d'un plan masse de manière structurée. Il est essentiellement destiné à communiquer avec des évaluateurs existants ou à venir. Son rôle dans la conception hiérarchique est notamment: d'anticiper les problèmes de composition grâce è l'évaluation prévisionnelle de surface, de forme et d'interconnexions lors de l'étape de décomposition; d'absorber souplement les modifications topologiques grâce à un mécanisme de propagation. FLOPE a été implanté en langage CEYX-Le-Lisp

Cette HDR présente des résultats récents liés à l'analyse de la stabilité et de la robustesse des systèmes non-linéaires interconnectés. Elle est constituée de trois parties. La première traite des outils théoriques développés autour du concept d'ISS. La deuxième aborde des problématiques de synchronisation pour des applications aux neurosciences. La troisième présente des contributions pour la commande de systèmes par réseaux.