Although federal circuit and district court judges are placed within a federal hierarchy, and receive legal and judicial training that emphasizes the importance of the judicial framework and its structure, such judges are also subjected to other pressures such as the types of litigants within the courtrooms as well as their local political environment. Furthermore, such judges are apt to form their own views about politics and legal policy and are often appointed by presidents who approve of their ideological leanings. Thus, federal courts are caught between competing goals such as their willingness to maximize their preferred legal policy, and their place within the judicial hierarchy. This dissertation applies hierarchy and impact theory to assess the importance of the judicial framework and its socialization, by analyzing both the judicial opinions and votes of federal circuit and district court judges in obscenity cases during a four-decade period (1957-1998). The research presented here finds the influence of higher court precedent to correspond in part with the conception of a judicial hierarchy. An analysis of citations of Supreme Court precedent (Roth v. United States (1957) and Miller v. California (1973)) in lower court majority opinions suggests low levels of compliance: lower courts at the circuit and district court level do not signal to the Supreme Court their acceptance of High Court doctrine; thus, except for 'factual' cases, most circuit and district court decisions do not comply formally with higher court precedent. An analysis of judicial votes, however, suggests that a Supreme Court doctrinal shift (to Miller v. California) influences lower court decisions only at the circuit court level. Further investigation suggests that Supreme Court precedent has a greater influence in circuit courts than in district courts: not only is the magnitude greater for circuit (versus district) court decisions, such results occur when controlling for such factors as the appointing president, regional variations, various constitutional claims and types of litigants. Thus, it appears that the influence of Supreme Court doctrine is much stronger in the circuit courts (only one step removed from the Supreme Court) than in district courts yet the hierarchy is influential nonetheless.

Les travaux de cette thèse ont été menés dans le cadre d’une collaboration entre les laboratoires SATIE et LTN IFSTTAR. Ils portent principalement, sur l’étude de la robustesse des composants JFET SiC de puissance pour des applications de découpage à haute fréquence, forte puissance surfacique et à haute température lorsqu’ils sont soumis à des régimes extrêmes de fonctionnement. Les travaux présentés traitent également de façon plus générale l’étude de la durée de vie de packaging dédiés à ce type de composants et adaptés à la haute température pour des applications aéronautiques. La robustesse de différents lots des VJFETs SiC d’un fabricant particulier (SemiSouth) a été étudiée en régimes d’avalanche et de court circuit afin de déterminer les énergies que peuvent supporter ces composants dans ces modes de fonctionnement particuliers en cherchant notamment à quantifier la température du cristal et à mettre en évidence les mécanismes physiques à l’origine des défaillances. Nous avons ainsi également développé un modèle éléments finis thermique afin d’estimer la température de jonction du JFET SiC lors des régimes extrêmes pour chercher à relier l’apparition de la défaillance à la température. Finalement, nous décrivons des mécanismes physiques à l’origine des dégradations lors de la répétition de tels régimes extrêmes de fonctionnement expliquant à terme la destruction par vieillissement des transistors. Un substrat céramique à base de Si3N4 a été le support des études menées dans le cadre de cette thèse sur le packaging. Nous avons caractérisé les dégradations de ces substrats par des analyses acoustiques après vieillissement par cyclage thermique de forte amplitude. Un modèle thermomécanique a été développé afin d’estimer les contraintes mécaniques dans l’assemblage et valider les résultats expérimentaux obtenus. Enfin, nous avons également initiés des travaux de diagnostic thermique sur des puces JFET SiC, par des mesures d’impédance thermique pouvant être utilisées pour la détection de défauts de délaminage dans un assemblage de puissance. / The work presented in this thesis was conducted between SATIE and LTN IFSTTAR laboratories. It focuses on the study of the robustness of SiC power components subjected to hard working conditions for high switching frequency, high power density and high temperature applications. The work also presents a study on the robustness of a dedicated package adapted to high temperature applications. The robustness of several SiC VJFETs from a particular manufacturer (SemiSouth) was studied in avalanche and short circuit modes in order to estimate the energies that can withstand these components in these operating modes. The experimental protocol also includes thermal models to quantify the crystal temperature and to highlight the ageing physical mechanisms causing failure. Therefore, we had developed a finite element model to estimate the thermal junction temperature of the SiC JFET in extreme working conditions to try to relate the failure to the maximum temperature reached after each cycle. Finally, we described the physical mechanisms behind the degradations that explain ultimately the destruction of ageing transistors under repetitive avalanche mode. A ceramic substrate made of Si3N4 has been the support of studies conducted in this thesis on the packaging reliability. We characterized the degradation of these substrates by acoustic analysis after ageing by thermal cycling of high amplitude. A thermo-mechanical model was developed to estimate the mechanical stresses in the assembly and validate the experimental results. Finally, we have initiated thermal diagnostic studies on SiC JFET chips. We have shown that thermal impedance measurements can be used for the detection of delamination defects in a power assembly.

L'évolution de la technologie CMOS consiste à la miniaturisation continue de la taille des transistors. Cela permet la réalisation de circuits et systèmes intégrés de plus en plus complexes et plus performants, tout en réduisant leur consommation énergétique, ainsi que leurs coûts de fabrication. Cependant, chaque nouveau noeud technologique CMOS doit faire face aux problèmes de fiabilité, dues aux densités de fautes et d'erreurs croissantes. Par conséquence, les techniques de tolérance aux fautes, qui utilisent des ressources redondantes pour garantir un fonctionnement correct malgré la présence des fautes, sont devenus indispensables dans la conception numérique. Ce thèse étudie une nouvelle architecture hybride tolérante aux fautes pour améliorer la robustesse des circuits et systèmes numériques. Elle s'adresse à tous les types d'erreur dans la partie combinatoire des circuits, c'est-à-dire des erreurs permanentes (« hard errors »), des erreurs transitoires (« SETs ») et des comportements temporels fautifs (« timing errors »). L'architecture proposée combine la redondance de l'information (pour la détection d'erreur), la redondance de temps (pour la correction des erreurs transitoires) et la redondance matérielle (pour la correction des erreurs permanentes). Elle permet de réduire considérablement la consommation d'énergie, tout en ayant une surface de silicium similaire comparée aux solutions existantes. En outre, elle peut également être utilisée dans d'autres applications, telles que pour traiter des problèmes de vieillissement, pour tolérer des fautes dans les architectures pipelines, et pour être combiné avec des systèmes avancés de protection des erreurs transitoires dans la partie séquentielle des circuits logiques (« SEUs »). / Evolution of CMOS technology consists in continuous downscaling of transistor features sizes, which allows the production of smaller and cheaper integrated circuits with higher performance and lower power consumption. However, each new CMOS technology node is facing reliability problems due to increasing rate of faults and errors. Consequently, fault-tolerance techniques, which employ redundant resources to guarantee correct operations of digital circuits and systems despite the presence of faults, have become essential in digital design. This thesis studies a novel hybrid fault-tolerant architecture for robustness improvement of digital circuits and systems. It targets all kinds of error in combinational part of logic circuits, i.e. hard, SETs and timing errors. Combining information redundancy for error detection, timing redundancy for transient error correction and hardware redundancy for permanent error corrections, the proposed architecture allows significant power consumption saving, while having similar silicon area compared to existing solutions. Furthermore, it can also be used in other applications, such as dealing with aging phenomenon, tolerating faults in pipeline architecture, and being combined with advanced SEUs protection scheme for sequential parts of logic circuits.

Dans le contexte actuel d'optimisation des performances des dispositifs de microélectronique, le transistor MOSFET, brique de base, est soumis à des contraintes géométriques telles que son architecture même est remise en cause. L'augmentation du nombre de grille afin d'accentuer le contrôle électrostatique de la grille sur le canal a mis en avant des architectures ultimes telles que le nanofil dont la grille enrobe totalement le canal. Dans ce travail, une étude du nanofil de silicium a été réalisée afin d'estimer les potentialités de cette architecture au niveau transistor jusqu'à l'étude de petits circuits. Pour cela, un modèle analytique en courant a été mis en place et implémenté en Verilog-A afin de simuler des petits circuits dans un environnement de type ELDO. Toutefois, les paramètres du modèle telles que les masses effectives de transport (ou de confinement) ou le transport dans le film sont la clé de la prédictibilité au niveau circuit. C'est pourquoi des simulations avancées de type liaisons fortes ou Kubo-Greenwood ont été développées afin d'étudier finement l'évolution des caractéristiques du nanofil notamment vis-à-vis de son intégration géométriques. Issues de ces approches numériques, des expressions analytiques ont été établies afin d'inclure dans le modèle toute la physique observée en amont. Des effets comme l'évolution de la structure de bande ou l'impact des mécanismes d'interaction ont ainsi pu être apportés jusqu'au niveau circuit. Les résultats en courant acquièrent une certaine pertinence en créant un lien entre simulations numériques et données expérimentales. / The microelectronics industry is extremely competitive in the increase of performances for devices or circuits. Nanowire architectures are now considered for the integration of strongly scaled devices as predicted for advanced technology nodes. The particular shape of nanowires combined to the reduction of geometrical dimensions (diameter of several atomic layers) leads to the emergence of physical phenomena on the MOSFET electrostatics characteristics such as quantum confinement (2D effects), short channel or band structure effects as well as the electronic transport with quasi-ballistic effect. In this work, we propose an analytical model including these last mechanisms for silicon GAA nanowires. In order to guarantee the pertinence of the model, numerical code have been developed such as a Schrödinger-Poisson solver for the band structure and a mobility calculation based on the Kubo-Greenwood formula including phonons, surface roughness and remote Coulomb scattering. The different results have been gathered in a continuous model, validated on numerical simulations and experimental data. Finally, a complete chain has been built to study the impact of last phenomena from the atomistic study, the MOSFET device characteristics up to small circuit performances.

La sensation du toucher permet de détecter des stimuli mécaniques via des neurones mécanosensitifs dont les corps cellulaires sont localisés dans le ganglion rachidien dorsal. Ces neurones projettent vers la peau en périphérie et font leurs synapses avec les interneurones dorsaux de la moelle épinière. L'étude de ces neurones était difficile à cause du manque de marqueurs spécifiques pour ces neurones, jusqu'à la découverte du gène MafA dans le ganglion rachidien dorsal. En effet, mon équipe a montré que MafA est un marqueur spécifique des neurones mécanosensitifs à bas seuil de type Rapidly adapting. Le gène c-Maf, de la même famille que MafA, est aussi exprimé dans ces neurones et il est l'acteur principal de leur développement et de leur fonction. Afin de comprendre comment c-Maf contrôle le développement des neurones somatosensoriels, la première partie de mon travail visait à identifier de nouveaux gènes cibles du facteur de transcription c-Maf et à savoir comment l'expression de ce dernier est régulée dans les neurones du ganglion rachidien dorsal. Concernant la recherche des gènes cibles de c-Maf, j'ai réalisé l'étude de l'expression de gènes candidats dans le contexte de perte de fonction de c-Maf chez la souris. J'ai pu identifier deux cibles : p-cadhérine et mab21/L2, parmi une liste de gènes candidats. J'ai par la suite analysé l'expression de P-cadhérine au cours du développement et j'ai observé qu'elle est exprimée dans la sous-population de neurones sensoriels myélinisés exprimant c-Maf ainsi que dans certains interneurones des laminae III/IV de la moelle épinière. Une expression particulière de P-cadherine est observée dans les cellules des capsules frontières dans les zones d'entrée et de sortie des racines rachidiennes. Suite à ces observations, nous avons émis l'hypothèse suivante : l'expression de la p-cadhérine est régulée par c-Maf dans les neurones sensoriels ainsi que dans les interneurones pour assurer la connexion synaptique entre eux. Concernant, la régulation du gène c-maf, la question reste ouverte. La deuxième partie de mon étude concernait l'analyse du rôle de facteurs de transcription MafA, c-Maf, Runx3 et Er81 dans la plasticité neuronale induite chez la souris adulte après axotomie du nerf sciatique. Ces facteurs sont impliqués dans le développement des neurones somatosensoriels. Cette analyse a montré que l'expression de MafA et Er81 diminue trois jours après axotomie du nerf périphérique, alors que celle de Runx3 et de c-Maf n'est pas affectée. On peut suggérer que chez l'adulte, la régulation de l'expression de MafA et Er81 dépend des facteurs neurotrophiques libérés par les cibles de ces neurones tandis que celle de c-Maf et Runx3 en est indépendante. / The sense of touch relies on the detection of mechanical stimuli by specialized cutaneous mechanosensory neurons whose cell bodies are located in the dorsal root ganglia. These neurons project peripherally to the skin and synapse on target interneurons in the spinal cord. Until the discovery of MafA expression in the dorsal root ganglion, the lack of molecular markers of mechanoreceptor neurons has made it difficult to analyze the development of these neurons. My team showed that MafA is a specific molecular marker for low-threshold mechanoreceptor neurons RAM. C-Maf gene is a member of the Maf family and it is expressed in the MafA sensory neurons. The transcription factor c-Maf controls touch receptor development and function.In order to understand how c-Maf controls somatosensory neurons development, the first objective of my study was to find new targets for c-Maf transcription factor and to know how c-Maf expression is regulated in the dorsal root ganglion. Therefore, I have analysed the expression of different candidate genes in a loss of function context of c-Maf in the mice. I identified two targets: p-cadherin and Mab21/L2 among a list of candidates. Then, I analysed the p-cadherin expression during development and found that this target of c-Maf is expressed in a sub-population of c-Maf sensory neurons and interneurons of the laminae III/IV of the spinal cord. A particular expression of p-cadherin was noticed in the boundary cap cells at the dorsal root entry zone and the motor exit point of the spinal cord. These observations let us put the following hypothesis: c-Maf regulates p-cadherin expression in the sensory neurons and the interneurons to enable specific connections between these neurons. No identified factors were found to regulate c-Maf expression. In the second part of my study, I focused my efforts on the analysis of the role of MafA, c-MAf, Runx3 and Er81 transcription factors in neuronal plasticity induced in the adult mice three days after sciatic nerve axotomy. These factors are involved in the development of somatosensory neurons. The analysis showed that MafA and Er81 expression are down-regulated after peripheral nerve axotomy but the c-Maf and Runx3 expression did not change. We suggest that at adult stage the regulation of MafA and Er81 expression depend on neurotrophic factors released by the targets of these neurons but it's not the case for c-Maf and Runx3 expression.

Selon l’ITRS, le transistor à nanotube de carbone est une des alternatives prometteuses au transistor MOS Silicium notamment en termes de taille de composant et d’architectures de circuits innovantes. Cependant, à l’heure actuelle, la maturité des procédés de fabrication de ces technologies ne permet pas de contrôler finement les caractéristiques électriques. C’est pourquoi, nous proposons un modèle compact basé sur les principes physiques qui gouvernent le fonctionnement du transistor à nanotube. Cette modélisation permet de lier les activités technologiques à celles de conception de circuit dans le contexte de prototypage virtuel. Pour peu qu’elle inclut des paramètres reflétant la variation des procédés, il est alors possible d’estimer les performances potentielles des circuits intégrés. Le transistor à nanotube de carbone à modulation de hauteur de barrière (C-CNFET), i.e. « MOS-like », est modélisé analytiquement en supposant le transport balistique des porteurs dans le canal. Le formalisme de Landauer est utilisé pour décrire le courant modulé par le potentiel du canal calculé de façon auto-cohérente avec la charge associée selon le potentiel appliqué sur la grille. Le modèle du transistor à nanotube de carbone double grille, DG-CNFET est basé sur celui du C-CNFET. Ce transistor est de type N ou P selon la polarisation de la grille supplémentaire. Ce transistor est modélisé de manière similaire pour les 3 régions : la partie interne modulée par la grille centrale, et les accès source et drain modulés par la grille arrière. La charge, plus complexe à calculer que celle du C-CNFET, est résolue analytiquement en considérant différentes plages de polarisation et d’énergie. Le modèle du DG-CNFET a été mis en œuvre dans le cadre d’architectures de circuits électroniques innovants : une porte logique à 2 entrées comportant 7 transistors CNFET dont 3 DG-CNFET pouvant, selon la polarisation des 3 entrées de configuration, réaliser 8 fonctions logiques différentes. / According to ITRS, the carbon nanotube transistor is one promising alternative to the silicon MOS transistor particularly in terms of device dimensions and novel circuit architectures. However, today, the fabrication processes maturity of these technologies does not allow controlling accurately their electrical characteristics. That’s why we propose a compact model based on physical principles that govern the nanotube transistor operation. That modelling allows linking the technological activities to the circuit design ones in the virtual prototyping context. As it includes parameters that reflect the processes variation, it is possible to estimate the potential performances of integrated circuits. The barrier-height modulated carbon nanotube transistor (C-CNFET), i.e. MOS-like transistor, is analytically modelled assuming ballistic transport of carriers in the channel. The Landauer’s formalism is used to describe the current modulated by the channel potential which is self-consistently calculated with the associated charge according to the gate potential. The model of the double-gate carbon nanotube transistor, DG-CNFET, is based on the C-CNFET one. That transistor is N or P type depending on the additional gate polarisation. That transistor is modelled in a similar way for the 3 regions: the inner part modulated by the central gate, and the source and drain accesses modulated by the back gate. The charge, more complex to calculate than the C-CNFET one, is analytically solved considering different polarisation and energy ranges. Moreover, the DG-CNFET model has been used into novel electronic circuit architectures: a 2 inputs logic gate, composed of 7 CNFET transistors, 3 of which are DG-CNFET, able to realize 8 different logic functions, according to the polarisation of the 3 configuration inputs.

Être en mesure de vérifier si un circuit intégré est fonctionnel après fabrication peut s'avérer très difficile. Dans le cas des circuits analogiques et Radio Fréquence (RF) les procédures et les équipements de test nécessaires ont un impact majeur sur le prix de revient des circuits. Une approche intéressante pour réduire l'impact du coût du test consiste à mesurer des paramètres nécessitant des ressources de test faible coût et corréler ces mesures, dites mesures indirectes, avec les spécifications à tester. On parle alors de technique de test indirect (ou test alternatif) car il n'y a pas de mesure directe des spécifications, qui nécessiterait des équipements et du temps de test importants, mais ces spécifications sont estimées à partir des mesures « faibles couts ». Même si cette approche semble attractive elle n'est viable que si nous sommes en mesure d'établir une précision suffisante de l'estimation des performances et que cette estimation reste stable et indépendante des lots de circuits à traiter. L'objectif principal de cette thèse est de mettre en œuvre une stratégie générique permettant de proposer un flot de test indirect efficace et robuste. Pour être en mesure de construire cette stratégie nous avons amenés différentes contributions. Dans un premier temps, on a développée une nouvelle métrique dans cette thèse pour évaluer la robustesse des prédictions relaissées. Dans un deuxième temps, on a défini et analysé une stratégie pour la construction d'un model optimal. Cette dernière englobe un prétraitement de données ensuite une analyse comparative entre différentes méthodes de sélections de mesures indirectes aussi l'étude d'autres paramètres tels que la taille des combinaisons de mesures indirectes ainsi que celle de la taille de set d'apprentissage. Aussi on a proposé une stratégie pour une confidente exploration d'espace de mesures indirectes afin de construire plusieurs meilleurs modèles qu'on peut se servir par la suite pour résoudre des problèmes de confiance et d'optimisation. Les études comparatives réalisées ont été effectuées sur 2 cas d'études expérimentaux et à partir de métriques classiques et de la nouvelle métrique proposée permettant ainsi d'évaluer objectivement la robustesse de chaque solution.En fin, nous avons développé une stratégie complète mettant en œuvre des techniques de redondance de modèles de corrélation qui permettent d'améliorer grandement la robustesse et l'efficacité de la prise de décision en fonction des mesures obtenues. Cette stratégie est adaptable à n'importe quel contexte en termes de compromis entre le coût du test et le niveau de confiance et de précision attendu. / Being able to check whether an IC is functional or not after the manufacturing process is very difficult. Particularly for analog and Radio Frequency (RF) circuits, test equipment and procedures required have a major impact on the circuits cost. An interesting approach to reduce the impact of the test cost is to measure parameters requiring low cost test resources and correlate these measurements, called indirect measurements, with the targeted specifications. This is known as indirect test technique because there is no direct measurement for these specifications, which requires so expensive test equipment and an important testing time, but these specifications are estimated w.r.t "low-cost measurements". While this approach seems attractive, it is only viable if we are able to establish a sufficient accuracy for the performance estimation and if this estimation remains stable and independent from the circuits sets under test.The main goal of this thesis is to implement a robust and effective indirect test strategy for a given application and to improve test decisions based on data analysis.To be able to build this strategy, we have brought various contributions. Initially, we have defined new metric developed in this thesis to assess the reliability of the estimated performances. Secondly, we have analyzed and defined a strategy for the construction of an optimal model. This latter includes a data preprocessing followed by a comparative analysis of different methods of indirect measurement selection. Then, we have proposed a strategy for a confidant exploration of the indirect measurement space in order to build several best models that can be used later to solve trust and optimization issues. Comparative studies were performed on 2 experimental data sets by using both of the conventional and the developed metrics to evaluate the robustness of each solution in an objective way.Finally, we have developed a comprehensive strategy based on an efficient implementation of the redundancy techniques w.r.t to the build models. This strategy has greatly improved the robustness and the effectiveness of the decision plan based on the obtained measurements. This strategy is adaptable to any context in terms of compromise between the test cost, the confidence level and the expected precision.

The work described in this thesis is aimed at developing a novel piezoelectric cantilever energy harvesting circuit, so that more energy can be obtained from a particular piezoelectric harvester than is possible using conventional circuits. The main focus of the work was to design, build and test a proof of principle system, and not a commercial version, so as to determine any limitations to the circuit. The circuit functions by cancelling the capacitive output reactance of the piezoelectric harvester with a simulated inductance, and is based on an idea proposed by Qi in 2011. Although Qi's approach demonstrated that the circuit could function, the system proved too lossy, and so a less lossy version is attempted here. Experimental and software simulations are provided to verify the theoretical predictions. A prototype amplified inductor circuit was simulated and tested. From the simulation results, although harmonic current losses were found in the circuit, it was found that the circuit should produce an amplified effective inductance and a maximum output power of 165mW. The effective inductance is derived from the voltage across the 2H inductor, and this voltage is amplified and applied to the circuit via an inverter, to provide an extra simulated inductance, so that the overall inductance can be resonated with the piezoelectric harvester output capacitance. Hence the capacitive impedance of the harvester is nearly cancelled. The study and analysis of the amplified inductor circuit was carried out for a single cantilever harvester. Both open loop and closed loop testing of the system were carried out. The open loop test showed that the concept should function as predicted. The purpose of the closed loop test was to make the system automatically adjust for different resonance frequencies. The circuit was tested at 52Vpp inverter output voltage, and demonstrated a harvested power of 145.5mW. Experimental results show that the harvester output power is boosted from 8.8mW as per the manufacturer data sheet to 145.5mW (16.5 times). This is approximately double the power available using circuits described in the literature.

Electromagnetic compatibility remains an important topic in the design and manufacturing of printed circuit boards (PCBs). Compatibility of these devices with their surroundings is becoming increasingly difficult as a modern PCB can have hundreds or thousands of parts, operating on many layers, and all at high speed. One such part is a via and its clearance, or via hole, commonly required in multilayer circuits where vertical connections between layers are used. The via hole may be exposed to large electromagnetic fields within the PCB. Although electrically small, the via hole provides a pathway for the fields to excite the exterior, either directly or through coupling to adjacent structures. To quantify this process, the near fields and radiation of an excited via hole are analysed, and are the focus of this thesis. The near fields of the via hole are first decoupled into electric and magnetic fields of the 'static' type. In both cases a series solution for two regions, one outside, and one inside the layers is constructed. The coefficients of the terms of the series are chosen to best satisfy the boundary behaviour of the fields on the conducting surfaces and across the hole. The criteria for assessing quality of the solution is based on the least squares method (LSM). Linear equation systems for both models are derived, and as no numerical integration or discretisation is required, an efficient and robust implementation to find the near fields is developed. Transformation into the far field is then achieved through surface integration of relevant field quantities close to the via hole. The far fields are best viewed as that due to two dipoles, of the magnetic and electric type, with strength and orientation depending on how the via hole is excited. It is shown that the two dipole model is sufficient to find the radiation from a 1mm diameter via hole at a frequency up to 8 GHz. Of further interest is how the choice of via hole dimensions affects the dipole moments and the near fields solved earlier are a key to this understanding.

Cette thèse présente l'introduction de méthodes nouvelles dans le domaine de la conception assistée par ordinateur de circuits à haute intégration. A partir de la description d'un ensemble d'individus par la liste de leurs corrélations (ou distances) deux à deux, l'analyse factorielle de données se propose d'en fournir une représentation planaire. Le but de cette thèse est de décrire le cheminement parcouru pour pouvoir utiliser ces méthodes connues depuis longtemps des statisticiens, dans le domaine de la génération de plans de masse. Ainsi, plusieurs idées originales permettant l'utilisation d'algorithmes classiques d'analyse factorielle de données dans le cadre de la CAO de circuits sont présentées. Ces idées sont concrétisées par la réalisation et la présentation d'un logiciel de génération de plans de masse