The large unlicensed 3 GHz overlapping bandwidth that is available worldwide at 60 GHz has resulted in renewed interest in 60 GHz technology. This frequency band has made it attractive for short-range gigabit wireless communication. The power amplifier (PA) directly influences the performance and quality of this entire communication chain, as it is one of the final subsystems in the transmitter. Spectral efficient modulation schemes used at 60 GHz pose challenging requirements for the linearity of the PA. To improve the linearity, several external linearisation techniques currently exist, such as feedback, feedforward, envelope elimination and restoration, linear amplification with non-linear components and predistortion. This thesis is aimed at investigating and characterising the distortion components found in PAs at mm-wave frequencies and evaluating whether an adaptive predistortion (APD) linearisation technique is suitable to reduce these distortion components. After a thorough literature study and mathematical analysis, it was found that the third-order intermodulation distortion (IMD3) components were the most severe distortion components. Predistortion was identified as the most effective linearisation technique in terms of minimising these IMD3 components and was therefore proposed in this research. It does not introduce additional complexity and can easily be integrated with the PA. Furthermore, the approach is stable and has lower power consumption when compared to the aforementioned linearisation techniques. The proposed predistortion technique was developed compositely through this research by making it a function of the PA’s output power that was measured using a power detector. A comparator was used with the detected output power and the reference voltages to control the dynamic bias circuit of the variable gain amplifier. This provided control and flexibility on when to apply the predistortion to the PA and therefore allowing the linearity of the PA to be optimised. Three-stage non-linear and linear PAs were also designed at 60 GHz and implemented to compare the performance of the APD technique and form part of the hypothesis verification process. The 130 nm silicon-germanium (SiGe) bipolar and complementary metal oxide semiconductor (BiCMOS) technology from IBM was used for the simulation of the entire APD and PA design and for the fabrication of the prototype integrated circuits (ICs). This technology has the advantage of integrating the high performance, low power intensive SiGe heterojunction bipolar transistors (HBTs) with the CMOS technology. The SiGe HBTs have a high cut-off frequency (fT > 200 GHz), which is ideal for mm-wave PA applications and the CMOS components were integrated in the control logic of the digital circuitry. The simulations and IC layout were accomplished with Cadence Virtuoso. The implemented IC occupies an area of 1.8 mm by 2.0 mm. The non-linear PA achieves a Psat of 11.97 dBm and an IP1dB of -10 dBm. With the APD technique applied, the linearity of the PA is significantly improved with an IP1dB of -6 dBm and an optimum IMD3 reduction of 10 dB. Based on the findings and results of the applied APD technique, APD reduced intermodulation distortion (especially the IMD3) and is thus suitable to improve the linearity of PAs at mm-wave frequencies. To the knowledge of this author, no APD technique has been applied for PAs at 60 GHz, therefore the contribution of this research will assist future PA designers to characterise and optimise the reduction of the IMD3 components. This will result in improved linear output power from the PA and the use of complex modulation schemes at 60 GHz. / Thesis (PhD)--University of Pretoria, 2014. / Electrical, Electronic and Computer Engineering / PhD

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L'objectif principal de cette thèse est de proposer et d'évaluer une nouvelle architecture de Transistor Bipolaire à Héterojonction (TBH) Si/SiGe s’affranchissant des limitations de l'architecture conventionnelle DPSA-SEG (Double-Polysilicium Self-Aligned, Selective Epitaxial Growth) utilisée dans la technologie 55 nm Si/SiGe BiCMOS (BiCMOS055) de STMicroelectronics. Cette nouvelle architecture est conçue pour être compatible avec la technologie 28-nm FD-SOI (Fully Depleted Si-licon On Insulator), avec pour objectif d'atteindre la performance de 400 GHz de fT et 600 GHz de fMAX dans ce noeud. Pour atteindre cet objectif ambitieux, plusieurs études complémentaires ont été menées: 1/ l'exploration et la comparaison de différentes architectures de TBH SiGe, 2/ l'étalonnage TCAD en BiCMOS055, 3/ l'étude du budget thermique induit par la fabrication des technologies BiCMOS, et finalement 4/ l'étude d'une architecture innovante et son optimisation. Les procédés de fabrication ainsi que les modèles physiques (comprenant le rétrécissement de la bande interdite, la vitesse de saturation, la mobilité à fort champ, la recombinaison SRH, l'ionisation par impact, la résistance distribuée de l'émetteur, l'auto-échauffement ainsi que l’effet tunnel induit par piégeage des électrons), ont été étalonnés dans la technologie BiCMOS055. L'étude de l’impact du budget thermique sur les performances des TBH SiGe dans des noeuds CMOS avancés (jusqu’au 14 nm) montre que le fT maximum peut atteindre 370 GHz dans une prochaine génération où les profils verticaux du BiCMOS055 seraient ‘simplement’ adaptés à l’optimisation du budget thermique total. Enfin, l'architecture TBH SiGe EXBIC, prenant son nom d’une base extrinsèque épitaxiale isolée du collecteur, est choisie comme la candidate la plus prometteuse pour la prochaine génération de TBH dans une technologie BiCMOS FD-SOI dans un noeud 28 nm. L'optimisation en TCAD de cette architecture résulte en des performances électriques remarquables telles que 470 GHz fT et 870 GHz fMAX dans ce noeud technologique. / The ultimate objective of this thesis is to propose and evaluate a novel SiGe HBT architec-ture overcoming the limitation of the conventional Double-Polysilicon Self-Aligned (DPSA) archi-tecture using Selective Epitaxial Growth (SEG). This architecture is designed to be compatible with the 28-nm Fully Depleted (FD) Silicon On Insulator (SOI) CMOS with a purpose to reach the objec-tive of 400 GHz fT and 600 GHz fMAX performance in this node. In order to achieve this ambitious objective, several studies, including the exploration and comparison of different SiGe HBT architec-tures, 55-nm Si/SiGe BiCMOS TCAD calibration, Si/SiGe BiCMOS thermal budget study, investi-gating a novel architecture and its optimization, have been carried out. Both, the fabrication process and physical device models (incl. band gap narrowing, saturation velocity, high-field mobility, SRH recombination, impact ionization, distributed emitter resistance, self-heating and trap-assisted tunnel-ing, as well as band-to-band tunneling), have been calibrated in the 55-nm Si/SiGe BiCMOS tech-nology. Furthermore, investigations done on process thermal budget reduction show that a 370 GHz fT SiGe HBT can be achieved in 55nm assuming the modification of few process steps and the tuning of the bipolar vertical profile. Finally, the Fully Self-Aligned (FSA) SiGe HBT architecture using Selective Epitaxial Growth (SEG) and featuring an Epitaxial eXtrinsic Base Isolated from the Collector (EXBIC) is chosen as the most promising candidate for the 28-nm FD-SOI BiCMOS genera-tion. The optimization of this architecture results in interesting electrical performances such as 470 GHz fT and 870 GHz fMAX in this technology node.

Les travaux présentés dans la thèse portent sur la conception d'amplificateurs de puissance reconfigurables dans la technologie SiGe BiCMOS7RF de STMicroelectronics. Les applications visées sont les terminaux multi-standards de communications mobiles GSM/DCS/UMTS. Ces amplificateurs doivent être capables de modifier dynamiquement leurs propriétés en fonction à la fois du standard utilisé à un moment donné et du niveau de la puissance d'entrée afin de travailler à rendement optimum et préserver les batteries des terminaux. Pour cela, nous avons du faire face aux principaux points de divergence de ces standards: le rendement pour le GSM et le DCS afin de diminuer la puissance consommée et la linéarité pour l'UMTS qui utilise une modulation à enveloppe non-constante. L'amplificateur de puissance reconfigurable doit donc faire face à cette contradiction. Nous proposons une architecture capable d'adapter ses caractéristiques en fonction du standard choisi, en décrivant des méthodes permettant de modifier les caractéristiques principales de l'amplificateur : la classe de fonctionnement, le point de compression à 1 dB et le gain de la structure, le but étant de travailler à rendement optimum. Tous ces points de contrôles sont autant de leviers qui permettent de modifier les paramètres de l'amplificateur et de privilégier les critères de linéarité et de rendement l'un par rapport à l'autre, afin que l'amplificateur réponde aux spécifications du standard utilisé à un moment donné. La réalisation d'un amplificateur de puissance reconfigurable nous a permis de valider la fonctionnalité de la technique proposée. Mots-clés : multi-standard, circuits RF BiCMOS, amplificateur de puissance reconfigurable, classes de fonctionnement, variation du CP1, compromis linéarité-rendement, rendement optimum.

Chemical mechanical polishing (CMP) has been used for a long time in the manufacturing of prime silicon wafers for the IC industry. Lately, other substrates, such as silicon-on-insulator has become in use which requires a greater control of the silicon CMP process. CMP is used to planarize oxide interlevel dielectric and to remove excessive tungsten after plug filling in the Al interconnection technology. In Cu interconnection technology, the plugs and wiring are filled in one step and excessive Cu is removed by CMP. In front end processing, CMP is used to realize shallow trench isolation (STI), to planarize trench capacitors in dynamic random access memories (DRAM) and in novel gate concepts. This thesis is focused on CMP for front end processing, which is the processing on the device level and the starting material. The effects of dopants, crystal orientation and process parameters on silicon removal rate are investigated. CMP and silicon wafer bonding is investigated. Also, plasma assisted wafer bonding to form InP MOS structures is investigated. A complexity of using STI in bipolar and BiCMOS processes is the integration of STI with deep trench isolation (DTI). A process module to realize STI/DTI, which introduces a poly CMP step to planarize the deep trench filling, is presented. Another investigated front end application is to remove the overgrowth in selectively epitaxially grown collector for a SiGe heterojunction bipolar transistor. CMP is also investigated for rounding, which could be beneficial for stress reduction or to create microoptical devices, using a pad softer than pads used for planarization. An issue in CMP for planarization is glazing of the pad, which results in a decrease in removal rate. To retain a stable removal rate, the pad needs to be conditioned. This thesis introduces a geometrically defined abrasive surface for pad conditioning.

The objective of this research is to explore the possibilities of developing transmit/receive (T/R) modules using silicon-germanium (SiGe) heterojunction bipolar transistor (HBT) BiCMOS technology to integrate with organic liquid crystal polymer (LCP) packages for the next-generation phased-array radar system. The T/R module requirements are low power, compact, lightweight, low cost, high performance, and high reliability. All these requirements have provided a very strong motivation for developing fully monolithic T/R modules. SiGe HBT BiCMOS technology is an excellent candidate to integrate all the RF circuit blocks on the T/R module into a single die and thus, reducing the overall cost and size of the phase-array radar system. In addition, this research also investigates the effects and the modeling issues of LCP package on the SiGe circuits at X-band.

Cette thèse présente le travail effectué sur la conception d'un synthétiseur de fréquence entièrement numérique appelé Synthétiseur Digital Direct (DDS), dans la gamme micro-ondes, et en technologie BiCMOS SiGe. Ce DDS a pour objectif de se substituer aux synthèses de fréquences indirectes notamment basées sur des boucles à verrouillage de phase (PLL). Jusqu'à présent, le coût, la consommation, la surface d'intégration et la gamme de fréquences synthétisables des DDS étaient des facteurs limitants pour les applications du domaine micro-onde. Nous présentons dans cette thèse des techniques de conception en numérique hyperfréquence (logique ECL multi-niveaux, convertisseur numérique/analogique non-linéaire, ...) qui nous ont permis de repousser les limites évoquées et de concevoir les blocs élémentaires ainsi que le DDS complet, intégrés dans une technologie faible coût silicium et fonctionnant à haute fréquence tout en ayant une consommation réduite. Ainsi, la fréquence de fonctionnement du système final est de 6 GHz, sa résolution interne de 9-bits et sa consommation de seulement 308 mW. Ce travail démontre ainsi la faisabilité de DDS fonctionnant dans la gamme micro-onde compatibles avec les applications multimédias et télécommunications sans fil récentes (faible coût, agilité en fréquence, faible consommation, versatilité, ...).

Ce document propose de synthétiser mes activités de recherche selon l'organisation suivante. Le chapitre 1 est consacré à l'intégration d'amplificateurs de puissance silicium sur des technologies CMOS et BiCMOS en présentant les solutions " circuit " que nous avons développé. Cette activité a débuté lors de mes travaux de thèse en octobre 2002 à travers la conception d'amplificateurs de puissance en technologie BiCMOS SiGe reconfigurables multi-standard pour les applications mobiles. Puis, une structure d'amplificateurs de puissance innovante est proposée afin d'intégrer totalement les parties émission et réception sur une seule et même puce CMOS. La notion de signature thermique du PA est introduite. Afin de surmonter le compromis linéarité/rendement inhérent aux amplificateurs de puissance traditionnels, nous retrouvons dans le chapitre 2 différentes architectures qui répondent à l'augmentation du rendement des PAs linéaires et l'augmentation de la linéarité des PAs à haut rendement. L'option choisie est alors de travailler " autour " du PA sur des techniques prometteuses en termes de perspectives d'intégration et de performances. Ainsi, les études de la mise en parallèle de cellules amplificatrices et des amplificateurs Doherty sont décrites. De plus, la technique de linéarisation par boucle cartésienne est développée en y associant de l'intelligence numérique. Le chapitre 3 se distingue des deux premiers dans le sens où il est consacré aux travaux effectués sur les architectures d'émetteur dans lequel nous avons développé un émetteur original aux fréquences RF et millimétriques. Cette architecture, innovante dans sa forme, permet d'émettre directement le signal modulé par un bloc que nous appelons Power VCO. Il s'agit d'un oscillateur contenant un amplificateur de puissance dans la chaine directe et un filtre dans la chaine de retour. Nous proposons pour la chaine directe l'utilisation de PA à haut rendement et pour la chaine de retour de réseaux LC, de résonateurs BAW, de filtres BAW, et de vecteur-modulateur. Le chapitre 4 quant à lui expose mon projet de recherche. Il se nourrit des éléments présentés dans les trois premiers chapitres. Le travail au niveau " circuit " est toujours présent en proposant des études sur de nouvelles classes de fonctionnement, sur des technologies GaN, graphene et FinFET. Le travail " autour du PA " se poursuit avec de nouvelles applications pour la boucle cartésienne et la recherche de solution originale de réduction de la consommation en mêlant des méthodes de traitement du signal. Enfin, la réflexion au niveau système sur la façon de penser les émetteurs est également relancée. En parallèle de ces activités, la dernière partie du document est consacrée aux activités d'enseignement et d'intérêt généraux au niveau de l'établissement d'enseignement (IPB), du laboratoire, des activités nationales et internationales.

The present work investigates the technology development of state-of-the-art SiGe and SiGeC Heterojunction Bipolar Transistors (HBT) by means of technology computer aided design (TCAD). The objective of this work is to obtain an advanced HBT very close to the real device not only in its process fabrication steps, but also in its physical behavior, geometric architecture, and electrical results. This investigation may lead to achieve the best electrical performances for the devices studied, in particular a maximum operating frequency of 500 GHz. The results of this work should help to obtain more physical and realistic simulations, a better understanding of charge transport, and to facilitate the development and optimization of SiGe and SiGeC HBT devices.The TCAD simulation kits for SiGe/SiGeC HBTs developed during our work have been carried out in the framework of the STMicroelectronics bipolar technology evolution. In order to achieve accurate simulations we have used, developed, calibrated and implemented adequate process models, physical models and extraction methodologies. To our knowledge, this work is the first approach developed for SiGe/SiGeC HBTs which takes into account the impact of the strain, and of the germanium and carbon content in the base, for both: process and electrical simulations.In this work we will work with the successive evolutions of B3T, B4T and B5T technologies. For each new device fMAX improves of 100 GHz, thus the technology B3T matches to 300 GHz, B4T and B5T to 400 and 500 GHz, respectively.Chapter one introduces the SiGe SiGeC heterojunction bipolar technologies and their operating principles. This chapter deals also with the high frequency AC transistor operation, the extraction methods for fMAX and the carrier transport in extremely scaled HBTs.Chapter two analyzes the physical models adapted to SiGeC strained alloys used in this work and the electrical simulation of HBT devices. This is also an important work of synthesis leading to the selection, implementation and development of dedicated models for SiGeC HBT simulation.Chapter three describes the B3T TCAD simulation platform developed to obtain an advanced HBT very close to the real device. In this chapter the process fabrication of the B3T technology is described together with the methodology developed to simulate advanced HBT SiGeC devices by means of realistic TCAD simulations.Chapter four describes the HBT architectures developed during this work. We will propose low-cost structures with less demanding performance requirements and highly performing structures but with a higher cost of production. The B4T architecture which has been manufactured in clean-room is deeply studied in this chapter. The impact of the main fabrication steps is analyzed in order to find the keys process parameters to increase fMAX without degrading other important electrical characteristics. At the end of this chapter the results obtained is used to elaborate a TCAD simulation platform taking into account the best trade-off of the different key process parameters to obtain a SiGeC HBT working at 500 GHz of fMAX.