No description available.

No description available.

<p>The compressive sensing (CS) paradigm provides an efficient image acquisition technique through simultaneous sensing and compression. Since the imaging philosophy in CS imagers is different from conventional imaging systems, new physical structures are required to design cameras suitable for CS imaging.</p> <p>While this work is focused on the hardware implementation of CS encoding for CMOS sensors, the image reconstruction problem of CS is also studied. The energy compaction properties of the image in different domains are exploited to modify conventional reconstruction problems. Experimental results show that the modified methods outperform the 1-norm and TV (total variation) reconstruction algorithms by up to 2.5dB in PSNR.</p> <p>Also, we have designed, fabricated and measured the performance of two real-time and area-efficient implementations of the CS encoding for CMOS imagers. In the first implementation, the idea of active pixel sensor (APS) with an integrator and in-pixel current switches are used to develop a compact, current-mode implementation of CS encoding in analog domain. In another implementation, the conventional three-transistor APS structure and switched capacitor (SC) circuits are exploited to develop the analog, voltage-mode implementation of the CS encoding. With the analog and block-based implementation, the sensing and encoding are performed in the same time interval, thus making a real-time encoding process. The proposed structures are designed and fabricated in 130nm technology. The experimental results confirm the scalability, the functionality of the block read-out, and the validity of the design in making monotonic and appropriate CS measurements.</p> <p>This work also discusses the CS-CMOS sensors for high frame rate CS video coding. The method of multiple-camera with coded exposure video coding is discussed and a new pixel and array structure for hardware implementation of the method is presented.</p> / Doctor of Philosophy (PhD)

[EN] The insatiable demand for bandwidth of communication on the part of end-users, linked to the lowering the price of the terminals and in telecommunication services have led to a spectacular growth of the wireless communications market in recent years. Those entities that are responsible, at the international level, of the technological standardization have known to guide this growth writing standards as LTE (Long Term Evolution), IEEE 802.11 (WiFi) and IEEE 802.16 (WiMax) or 3G networks or 4GPP. They all share a common denominator, for the improvement of the spectral efficiency, the use of MIMO technologies, which uses multiple antennas on transmitter and receiver, and the use of high modulation schemes as 256QAM, introduced in revision 12 of the standard 3GPP-LTE. Under this perspective of great gains in the spectral efficiency, it is not surprising that MIMO technology has been incorporated into the standards mentioned above. However, achieving these gains is not trivial, to the extent that the VLSI implementation of this technology has become a challenge. In this thesis has undertaken a comprehensive study of different MIMO detectors, studying those belonging to the two families that show best features for being implemented in VLSI technology: successive interference cancellation (VBLAST detector) and based on a search in tree (KBest detector). Although initially the benefits achieved by the seconds (KBest) are far superior to those of the first (VBLAST), the recent appearance in the specialized literature of the Successive Projections Algorithm (SPA) opens the door to the development of a new detector, belonging to the family of the detectors of Successive Interference Cancellations (SIC), which will be able to compete in performance with the KBest detectors. This work provides the necessary algorithmic keys that make viable and competitive the hardware implementation of the SPA algorithm. In particular, two mechanisms of control of repetitions have been developed: Simplified-ESPA (SESPA) and Table-ESPA (TESPA), and the mechanisms for obtaining hard and soft output, existing in the literature, have been adapted to this algorithm. It has designed the first VLSI architecture for the SPA algorithm, being highly flexible, in the sense that adapts to different conditions of transmission and complies with the latest published specifications in the WiMAX and LTE standards. The flexibility of the architecture allows you to select different configurations of antennas in transmission and reception, from 2x2 to 4x4, different modulation schemes from QPSK until 256QAM, controls the balance between transmission rate and the benefits BER/FER and offers the soft output and hard output decisions. Finally, with this architecture has been implemented the SESPA and TESPA detectors, with soft output and hard output, in FPGA and ASIC technology. These detectors have been evaluated and compared to the best published in the specialized literature, achieving a peak rate of 465 Mbps for the detector SESPA 4x4 256QAM, with an area of 3.83 mm2 with a 90 nm technology. The detectors implemented offer as added value, in addition to the high configurability, the ability to decode 256-QAM without increasing the area. This feature is highly competitive with the non-linear detectors based on KBest, which are very sensitive, in regard to decoding rate and area, with the selected modulation scheme. In addition, the detectors based on ESPA reach a FER performance (soft output) clearly competitive with KBest detectors, due to a higher quality of the LLR generated by the ESPA. The comparison with other flexible architectures selected shows that the SESPA and TESPA detectors offer the greater configurability of transmission parameters and the best balance between area, BER performance and detection rate. / [ES] La insaciable demanda de ancho de banda de comunicación por parte de los usuarios finales, unido al abaratamiento de los terminales y de los servicios de telecomunicación han provocado un crecimiento espectacular del mercado de las comunicaciones inalámbricas en estos últimos años. Las entidades responsables, a nivel internacional, de la estandarización tecnológica han sabido acompañar y guiar este crecimiento redactando normas como LTE (Long Term Evolution), IEEE 802.11 (WiFi) e IEEE 802.16 (WiMax) o las redes 3G o 4GPP. Todas ellas comparten como denominador común, para la mejora de la eficiencia espectral, el uso de las tecnologías MIMO, que utiliza múltiples antenas en emisor y receptor, y el uso de esquemas de modulación elevados como 256QAM, introducido en la revisión 12 del estándar 3GPP-LTE. Bajo esta perspectiva de grandes ganancias en la eficiencia espectral, no es de extrañar que la tecnología MIMO haya sido incorporada en los estándares mencionados anteriormente. No obstante, conseguir estas ganancias no es trivial, hasta el punto de que la implementación VLSI de esta tecnología se ha convertido en un reto. En esta tesis se ha realizado un estudio exhaustivo de diferentes detectores MIMO, fijando el punto de mira en aquellos pertenecientes a las dos familias que muestran mejores características para su implementación VLSI: cancelación sucesiva de interferencias (detector VBLAST) y basados en búsqueda en árbol (detector KBest). Aunque inicialmente las prestaciones alcanzadas por los segundos (KBest) son muy superiores a las de los primeros (VBLAST), la reciente aparición en la literatura especializada del algoritmo de proyecciones sucesivas (SPA) abre la puerta al desarrollo de un nuevo detector, que pueda competir en prestaciones con los detectores KBest. La tesis aporta las claves algorítmicas necesarias que hacen viable y competitiva la implementación hardware del algoritmo SPA. En particular, se han desarrollado dos mecanismos de control de repeticiones: Simplified-ESPA (SESPA) y Table-ESPA (TESPA), y se han adaptado los mecanismos de obtención de salidas hard output y soft output, existentes en la literatura, a este algoritmo. Se ha diseñado la primera arquitectura VLSI para el algoritmo SPA, siendo ésta altamente flexible, en el sentido de que se adapta a diferentes condiciones de transmisión y cumple con las últimas especificaciones publicadas en los estándares WiMAX y LTE. La flexibilidad de la arquitectura permite seleccionar diferentes configuraciones de antenas en transmisión y recepción, desde 2x2 hasta 4x4, diferentes esquemas de modulación desde QPSK hasta 256QAM, controla el balance entre tasa de transmisión y las prestaciones BER/FER y ofrece las decisiones soft output y hard output. Finalmente, con esta arquitectura se ha realizado la implementación de los detectores SESPA y TESPA, con salidas soft output y hard output, en los dispositivos FPGA y ASIC. Estos detectores han sido evaluados y comparados con los mejores publicados en la literatura especializada, consiguiendo la tasa de pico máxima de 465 Mbps para el detector SESPA 4x4 256QAM, en un área de 3.83 mm2 con una tecnología de 90 nm. Los detectores implementados ofrecen como valor añadido, además de la alta configurabilidad, la posibilidad de decodificar 256QAM sin incrementar el área. Esta característica es altamente competitiva con los detectores no lineales basados en KBest, que son muy sensibles, en cuanto a tasa de decodificación y área se refiere, con el esquema de modulación seleccionado. Además, los detectores basados en ESPA alcanzan unas prestaciones FER (soft output) claramente competitivas con los detectores KBest, debido a la mayor calidad del LLR generado por el ESPA. La comparación con otras arquitecturas flexibles seleccionadas demuestra que los detectores SESPA y TESPA ofrecen la mayor configurabilidad de parámetros de transmisión y el mejor equilibrio entre área, pr / [CA] La insaciable demanda d'ample de banda de comunicació per part dels usuaris finals, unit a l'abaratiment dels terminals i dels servicis de telecomunicació han provocat un creixement espectacular del mercat de les comunicacions sense fils en aquests últims anys. Les entitats responsables, a nivell internacional, de l'estandardització tecnològica han sabut acompanyar i guiar aquest creixement redactant normes com LTE (Long Term Evolution), IEEE 802.11 (WiFi) i IEEE 802.16 (WiMax) o les xarxes 3G o 4GPP. Totes elles comparteixen com denominador comú, per a la millora de l'eficiència espectral, l'ús de les tecnologies MIMO, que utilitza múltiples antenes en emissor i receptor, i l'ús d'esquemes de modulació elevats com 256QAM, introduït en la revisió 12 de l'estàndard 3GPP-LTE. Baix esta perspectiva de grans guanys en l'eficiència espectral, no és d'estranyar que la tecnologia MIMO hi haja estat incorporada en els normatives mencionats anteriorment. No obstant això, aconseguir aquests guanys no és trivial, fins l'extrem que la implementació VLSI d'aquesta tecnologia s'ha convertit en un repte. En aquesta tesi s'ha realitzat un estudi exhaustiu de diferents detectors MIMO, fixant el punt de mira en aquells que pertanyen a les dos famílies que mostren millors característiques per a la seua implementació VLSI: cancel-lació successiva d'interferències (detector VBLAST) i els basats en recerca en arbre (detector KBest). Encara que inicialment les prestacions aconseguides pels segons (KBest) són molt superiors a les dels primers (VBLAST), la recent aparició en la literatura especialitzada de l'algoritme de projeccions successives (SPA) permet el desenvolupament d'un nou detector, que puga competir en prestacions amb els detectors KBest. Este treball aporta les claus algorítmiques necessàries que fan viable i competitiva la implementació hardware de l'algoritme SPA. En particular, s'han desenvolupat dos mecanismes de control de repeticions: Simplified-ESPA (SESPA) i Table-ESPA (TESPA), i s'han adaptat els mecanismes d'obtenció d'eixides hard-output i soft-output, existents en la literatura, a aquest algoritme. S'ha dissenyat la primera arquitectura VLSI per a l'algoritme SPA, sent aquesta altament flexible, en el sentit de que s'adapta a diferents condicions de transmissió i acompleix les últimes especificacions publicades en els estàndards WiMax i LTE. La flexibilitat de l'arquitectura permet seleccionar diferents configuracions d'antenes en transmissió i recepció, des de 2x2 fins 4x4, diferents esquemes de modulació des de QPSK fins 256QAM, controla el balanç entre taxa de transmissió i les prestacions BER/FER i ofereix les decisions hard output i soft output. Finalment, amb l'arquitectura proposta s'ha realitzat la implementació dels detectors SESPA i TESPA, amb eixides hard output i soft output, en els dispositius FPGA i en ASIC. Aquests detectors han segut valorats i comparats amb els millors publicats en la literatura especialitzada, i s'ha aconseguint la taxa de pic màxim de 465 Mbps per al detector SESPA 4x4 256QAM, dins una àrea de 3.83 mm2 en una tecnologia de 90 nm. Els detectors implementats ofereixen com a valor afegit, a més de l'alta configurabilitat, la possibilitat de decodificar 256QAM sense incrementar l'àrea. Esta característica és altament competitiva en els detectors no lineals basats en KBest, que són molt sensibles, en relació a taxa de decodificació i a l'àrea del circuit, a l'esquema de modulació seleccionada. A més a més, els detectors basats en ESPA aconsegueixen unes prestacions FER (soft output) clarament competitives amb els detectors KBEST, degut a la major qualitat del LLR generat per l'ESPA. La comparació amb altres arquitectures flexibles seleccionades demostra que els detectors SESPA i TESPA ofereixen una major configurabilitat de paràmetres de transmissió i un millor equilibri entre l'àrea del circuit, les prestacions BER i la taxa de dete / Marín-Roig Ramón, J. (2016). Implementación VLSI del algoritmo de proyecciones sucesivas para detección de sistemas MIMO [Tesis doctoral]. Universitat Politècnica de València. https://doi.org/10.4995/Thesis/10251/62164

This document details the design, implementation, testing, and analysis of an inverted short baseline acoustic positioning system. The system presented here is an above-water, air-based prototype for an underwater acoustic positioning system; it is designed to determine the position of remotely-operated underwater vehicles (ROVs) and autonomous underwater vehicles (AUVs) in the global frame using a method that does not drift over time. A ground-truth positioning system is constructed using a stacked hexapod platform actuator, which mimics the motion of an AUV and provides the true position of an ultrasonic microphone array. An ultrasonic transmitter sends a pulse of sound towards the array; microphones on the array record the pulse of sound and use the time shift between the microphone signals to determine the position of the transmitter relative to the receiver array. The orientation of the array, which is necessary to transform the position estimate to the global frame, is calculated using a Madgwick filter and data from a MEMS IMU. Additionally, a dead reckoning change-in-position estimate is formed using the IMU data. The acoustic position estimate is combined with the dead reckoning estimate using a Kalman filter. The accuracy of this filtered position estimate was verified to 22.1mm within a range of 3.88m in this air-based implementation. The ground-truth positioning system runs on an ESP32 microcontroller using code written in C++, and the acoustic positioning system runs on two STM32 microcontrollers using code written in C. Extrapolation of these results to the underwater regime, as well as recommendations for improving upon this work, are included at the end of the document. All code written for this thesis is available on GitHub and is open-source and well-documented.

<div> <div> <p>Phase transition materials (PTM) have garnered immense interest in concurrent post-CMOS electronics, due to their unique properties such as - electrically driven abrupt resistance switching, hysteresis, and high selectivity. The phase transitions can be attributed to diverse material-specific phenomena, including- correlated electrons, filamentary ion diffusion, and dimerization. In this research, we explore the application space for these materials through extensive device-circuit co-design and propose new ideas harnessing their unique electrical properties. The abrupt transitions and high selectivity of PTMs enable steep (< 60 mV/decade) switching characteristics in Hyper-FET, a promising post-CMOS transistor. We explore device-circuit co-design methodology for Hyper-FET and identify the criterion for material down-selection. We evaluate the achievable voltage swing, energy-delay trade-off, and noise response for this novel device. In addition to the application in low power logic device, PTMs can actively facilitate non-volatile memory design. We propose a PTM augmented Spin Transfer Torque (STT) MRAM that utilizes selective phase transitions to boost the sense margin and stability of stored data, simultaneously. We show that such selective transitions can also be used to improve other MRAM designs with separate read/write paths, avoiding the possibility of read-write conflicts. Further, we analyze the application of PTMs as selectors in cross-point memories. We establish a general simulation framework for cross-point memory array with PTM based <i>selector</i>. We explore the biasing constraints, develop detailed design methodology, and deduce figures of merit for PTM selectors. We also develop a computationally efficient compact model to estimate the leakage through the sneak paths in a cross-point array. Subsequently, we present a new sense amplifier design utilizing PTM, which offers built-in tunable reference with low power and area demand. Finally, we show that the hysteretic characteristics of unipolar PTMs can be utilized to achieve highly efficient rectification. We validate the idea by demonstrating significant design improvements in a <i>Cockcroft-Walton Multiplier, </i>implemented with TS based rectifiers. We emphasize the need to explore other PTMs with high endurance, thermal stability, and faster switching to enable many more innovative applications in the future.</p></div></div>

Description des différentes étapes de la conception d'un microprocesseur pour le contrôle des automatismes de sécurité, en particulier pour les systèmes de transport. Ce microprocesseur est autotestable, c'est-à-dire capable de détecter ses propres erreurs. La conception du circuit est basée sur les hypothèses de pannes au niveau analytique dans la technologie NMOS. Les blocs fonctionnels «Strongly Fault Secure» et les contrôleurs «Strongly Code Disjoint» sont à la base des circuits «Self-checking», dits autotestables. Le circuit COBRA démontre la faisabilité d'un microprocesseur autotestable. COBRA gère indépendamment 19 signaux différents, date des événements externes, mesure des fréquences, surveille 14 entrées logiques et possède 7 sorties indépendantes. Le programme d'application de COBRA est contenu dans une mémoire morte programmable externe de 16 Koctets adressés par 14 bits multiplexés sur le bus interne de 8 bits. COBRA contient également une liaison série, une mémoire à accès direct de 64 octets et 3 temporisateurs de 14 bits indépendants ainsi qu'une unité arithmétique et logique de 8 bits, COBRA exécute un jeu de 43 instructions

FIP=Factory Instrumentation Protocol. On réalise un circuit intégré de communication pour le réseau FIP, projet national de communication entre automates réflexes, capteurs et actionneurs. Le circuit intégré est spécifié pour permettre soit la connexion de capteurs simples, soit la connexion de capteurs intelligents ou des automates de réseau. La conception de ce circuit intégré «à la demande» résulte d'une méthodologie originale. Cette méthodologie est orientée vers la conception de circuits VLSI de communication à partir d'une bibliothèque d'opérateurs flexibles, d'une part pour réduire le temps de conception, d'autre part pour donner la possibilité aux ingénieurs non spécialistes en conception de concevoir eux-mêmes leur circuit

Dans la méthode de conception sûre et descendante CAPRI applicable aux circuits intégrés VLSI, on analyse les spécifications initiales à la définition de l'architecture du circuit. La méthode proposée est une méthode par affinements successifs de spécifications dans laquelle on distingue: 1) le choix des algorithmes; 2) le choix du chemin de données associé aux blocs fonctionnels; 3) le choix de la structure de la partie contrôle. Application de la démarche descendante au microordinateur 80 C48 d'INTEL en technologie CMOS

La phase de dessin des circuits intégrés est aujourd'hui le goulot d'étranglement entre la demande et la production. On présente le générateur automatique d'architectures pour circuits intégrés de filtrage numérique. La description d'un algorithme de filtrage assortie d'une contrainte «temps réel» est fournie au générateur. L'architecture optimisée en un temps requis est fournie sous la forme d'une partie opérative et d'un graphe d'états donnant le séquencement à appliquer