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Résumé: Aujourd’hui plusieurs obstacles technologiques et limitations physiques s’opposent à la poursuite de la miniaturisation de la technologie CMOS : courants de fuite, effet de canal court, effet de porteurs chauds et fiabilité des oxydes de grille. Le transistor à un électron (SET) fait partie des composants émergents candidats pour remplacer les transistors CMOS ou pour constituer une technologie complémentaire à celle-ci. Ce travail de thèse traite de l’amélioration des caractéristiques électriques du transistor à un électron en optimisant ses jonctions tunnel. Cette optimisation commence tout d’abord par une étude des modes de conduction à travers la jonction tunnel. Elle se conclut par le développement d’une jonction tunnel optimisée basée sur un empilement de matériaux diélectriques (principalement Al[indice inférieur 2]O[indice inférieur 3], H[florin]O[indice inférieur 2] et TiO[indice inférieur 2]) ayant des propriétés différentes en termes de hauteurs de barrières et de permittivités relatives. Ce manuscrit présente, la formulation des besoins du SET et de ses jonctions tunnel, le développement d’outils de simulation appropriés - basés sur les Matrices de transmission - pour la simulation du courant des jonctions tunnel du SET, l’identification des stratégies d’optimisation de ces dernières, grâce aux simulations et finalement l’étude expérimentale et l’intégration technologique des jonctions tunnel optimisées dans le procédé de fabrication de SET métallique en utilisant la technique de dépôt par couches atomiques (ALD). Ces travaux nous ont permis de prouver l’intérêt majeur de l’ingénierie des jonctions tunnel du SET pour accroitre son courant à l’état passant, réduire son courant de fuite et étendre son fonctionnement à des températures plus élevées. / Abstract: Today, several technological barriers and physical limitations arise against the miniaturization of the CMOS: leakage current, short channel effects, hot carrier effect and the reliability of the gate oxide. The single electron transistor (SET) is one of the emerging components most capable of replacing CMOS technology or provide it with complementary technology. The work of this thesis deals with the improvement of the electrical characteristics of the single electron transistor by optimizing its tunnel junctions. This optimization initially starts with a study of conduction modes through the tunnel junction. It concludes with the development of an optimized tunnel junction based on a stack of dielectric materials (mainly Al[subscript 2]O[subscript 3], H[florin]O[subscript 2] and TiO[subscript 2]), having different properties in terms of barrier heights and relative permittivities. This document, therefore, presents the theoretical formulation of the SET’s requirements and of its tunnel junctions, the development of appropriate simulation tools - based on the transmission matrix model- for the simulation of the SET tunnel junctions current, the identification of tunnel junctions optimization strategies from the simulations results and finally the experimental study and technological integration of the optimized tunnel junctions into the metallic SET fabrication process using the atomic layer deposition (ALD) technique. This work allowed to démonstrate the significance of SET tunnel junctions engineering in order to increase its operating current while reducing leakage and improving its operation at higher temperatures.

Les systèmes d’information actuels reposent fortement sur les technologies micro-ondes utilisées pour les communications hertziennes. L’amélioration des performances des MEMS radio fréquence aptes à fonctionner dans la bande X (8 GHz et 12 GHz) est un enjeu important pour des applications de télécommunications mais aussi pour les applications radar. Pour y parvenir l’intégration de matériaux ferroélectriques à haute constante diélectrique est requise. Les matériaux qui possèdent de telles propriétés et qui sont les plus adaptés, sont les composés qui dérivent de la structure pérovskite. Intégrer ce type de matériaux dans des commutateurs radio-fréquence (MEMS-RF) pose de nouveaux chalenges en termes de maîtrise du matériau et de compatibilité avec les technologies MEMS existantes. Cette thèse s’est portée sur le composé PMN-PT avec la composition 65/35 qui possède une permittivité relative supérieure à 10000 sous forme de matériau massif.Ce travail de thèse a été consacré à l’étude de l’intégration du composé PMN-PT dans des composants passifs que sont les commutateurs MEMS. Dans la gamme de fréquence d’intérêt, de 500 MHz jusqu’à 20 GHz, les propriétés de ces matériaux ont été peu étudiées sur les matériaux massifs et encore moins sous forme de films minces. L’objectif de cette thèse était de réaliser les couches minces ferroélectriques et de tester leur compatibilité dans l’ensemble du fonctionnement d’un composant MEMS mais aussi de mener une étude réciproque : l’analyse des FeMEMS (MEMS basé sur les ferroélectriques) permettant de compléter les connaissances de ces matériaux dans cette gamme de fréquence. Ce travail est d’intérêt pour l’industrie de la technologie MEMS mais aussi pour la science des matériaux ferroélectriques mais aussi par la compréhension des mécanismes physiques gouvernant aux propriétés diélectriques en termes de pertes notamment dans ce domaine de fréquences.Les caractérisations des MEMS-RF présentées dans cette thèse ont démontré la compatibilité du MEMS PMN-PT dans la gamme de fréquence entre 500MHz et 10 GHz avec de très bonnes performances. En utilisant cette adaptation, la technologie actuelle est ainsi capable de couvrir tous les bandes de fréquence les plus importantes : la bande de télécommunication civile de 1 GHz à 5 GHz en utilisant le PMN-PT, la bande X pour les satellites entre 5 GHz et 15 GHz avec PZT et la bande de haute fréquence de 15 GHz à 40 GHz pour la défense avec les diélectriques traditionnels (Si3N4). / The current information systems depend strongly on the microwave technology used for wireless communications. The enhanced performance of MEMS radio frequency capacity in X-band (8 GHz and 12 GHz) is an important issue not only for Telecom applications but also for Radar applications. The integration of ferroelectric materials with high-k t is highly demanded to replace the traditional dielectrics. This high-k property is accessible for compounds derived from the perovskite structure. Incorporating such materials in switches radio-frequency (RF-MEMS) impose however new chalenges in terms of the compatibility with the existing MEMS technologies. This thesis is focused on the compound PMN-PT with composition 65/35, which has a relative permittivity greater than 10,000 in the form of bulk material.This thesis has been devoted to the study of the integration of PMN-PT thin films in passive components such as MEMS switches. In the frequency range of interest, 500 MHz to 20 GHz, the properties of these materials have not been studied in bulk materials and even less in the form of thin films. The aim of this thesis was to fabricate the ferroelectric thin films and test their compatibility in the overall operation of a MEMS component. This study provides a reciprocal analysis FeMEMS (MEMS based on ferroelectrics) to complete knowledge of these materials in this frequency range. This work makes interest to both the industry and MEMS ferroelectric materials science who is trying to understand the physical mechanisms governing the dielectric properties in terms of losses in this particular range of frequencies.The characterizations of RF-MEMS presented in this thesis have demonstrated the compatibility of MEMS PMN-PT in the frequency range between 500MHz to 10 GHz with very good performance. Using this adaptation, the current technology is able to cover the most important frequency bands: the civil band telecommunication 1 GHz to 5 GHz using the PMN-PT, the X-band satellites between 5 GHz and 15 GHz with PZT and high frequency band of 15 GHz to 40 GHz for the defense with traditional dielectric (Si3N4).

Aujourd’hui plusieurs obstacles technologiques et limitations physiques s’opposent à la poursuite de la miniaturisation de la technologie CMOS : courants de fuite, effet de canal court, effet de porteurs chauds et fiabilité des oxydes de grille. Le transistor à un électron (SET) fait partie des composants émergents candidats pour remplacer les transistors CMOS ou pour constituer une technologie complémentaire à celle-ci. Ce travail de thèse traite de l’amélioration des caractéristiques électriques du transistor à un électron en optimisant ses jonctions tunnel. Cette optimisation commence tout d’abord par une étude des modes de conduction à travers la jonction tunnel. Elle se conclut par le développement d’une jonction tunnel optimisée basée sur un empilement de matériaux diélectriques (principalement Al2O3, HfO2 et TiO2) ayant des propriétés différentes en termes de hauteurs de barrières et de permittivités relatives. Ce manuscrit présente, la formulation des besoins du SET et de ses jonctions tunnel, le développement d’outils de simulation appropriés - basés sur les matrices de transmission - pour la simulation du courant des jonctions tunnel du SET, l’identification des stratégies d’optimisation de ces dernières, grâce aux simulations et finalement l’étude expérimentale et l’intégration technologique des jonctions tunnel optimisées dans le procédé de fabrication de SET métallique en utilisant la technique de dépôt par couches atomiques (ALD). Ces travaux nous ont permis de prouver l’intérêt majeur de l’ingénierie des jonctions tunnel du SET pour accroitre son courant à l’état passant, réduire son courant de fuite et étendre son fonctionnement à des températures plus élevées. / Today, several technological barriers and physical limitations arise against the miniaturization of the CMOS: leakage current, short channel effects, hot carrier effect and the reliability of the gate oxide. The single electron transistor (SET) is one of the emerging components most capable of replacing CMOS technology or provide it with complementary technology. The work of this thesis deals with the improvement of the electrical characteristics of the single electron transistor by optimizing its tunnel junctions. This optimization initially starts with a study of conduction modes through the tunnel junction. It concludes with the development of an optimized tunnel junction based on a stack of dielectric materials (mainly Al2O3, HfO2 and TiO2), having different properties in terms of barrier heights and relative permittivities. This document, therefore, presents the theoretical formulation of the SET’s requirements and of its tunnel junctions, the development of appropriate simulation tools - based on the transmission matrix model- for the simulation of the SET tunnel junctions current, the identification of tunnel junctions optimization strategies from the simulations results and finally the experimental study and technological integration of the optimized tunnel junctions into the metallic SET fabrication process using the atomic layer deposition (ALD) technique. This work allowed to demonstrate the significance of SET tunnel junctions engineering in order to increase its operating current while reducing leakage and improving its operation at higher temperatures.

In the thesis CuPc thin films were investigated by (in situ) SE and RAS, which are employed to determine the out-of-plane and in-plane optical anisotropy and molecular orientation, respectively. CuPc is a promising candidate of organic semiconductors used in organic field effect transistors, organic light emitting diodes and organic solar cells. Vicinal Si(111) substrates are interesting due to the in-plane anisotropy caused by the steps and terraces on the surface. The strength of in-plane anisotropy of vicinal Si(111) is dependent on the offcut angle. The influence of offcut angle on out-of-plane and in-plane molecular orientation in CuPc thin films is explored. The in situ investigation of CuPc films suggests that structural changes occur during film growth. In addition, two different surface modification layers were utilized to examine the effect on CuPc molecular orientation: OTS monolayer with upright standing molecules and PTCDA layers with flat lying molecules. Metal-organic interface plays an important role in organic electronic devices. In-CuPc is chosen to be an example system investigated employing in situ SE and RAS. When In was thermally evaporated onto CuPc film, In atoms firstly diffuse into the CuPc film underneath and then aggregate to form clusters on top. Hafnium dioxide (HfO2) is currently a hot topic to replace the conventionally used SiO2 as gate dielectrics in order to minimize leakage current when further scaling down microelectronic devices. Since HfO2 films are often crystalline, in order to obtain amorphous films which are beneficial to minimize leakage current, aluminum oxide (Al2O3) (k value: 9) which stays amorphous at much higher temperatures are combined to overcome this difficulty. Two series of ultra-thin samples were deposited by atomic layer deposition: mixed layers HfxAl1-xOz and bilayers HfO2 on Al2O3. Optical constants and bandgap are determined using SE in the energy range of 0.7-10 eV. It is found that the (effective) optical bandgap of both mixed layer and bilayer structures can be tuned by the film composition. Aging effect of high-k films was observed after storage of samples in air for two months, which is attributed to further oxidation of the dielectric films caused by the oxygen diffusion from ambient air to high-k films. / In dieser Arbeit werden dünne Schichten aus Kupferphthalozyanin (CuPc) mittels spektroskopischer (in-situ) Ellipsometrie (SE) und (in-situ) Reflektions-Anisotropie-Spektroskopie (RAS) untersucht, um die optische Anisotropie in einer Ebene parallel und senkrecht zur Schichtoberfläche und die molekulare Orientierung zu bestimmen. CuPc ist ein aussichtsreicher Kandidat als organischer Halbleiter in organischen Feldeffekt-Transistoren, organischen Leuchtdioden und organischen Solarzellen. Vizinale Si(111)-Substrate sind wegen der Anisotropie in der Substratebene interessant, die durch die Treppen und Terrassen auf der Oberfläche verursacht wird. Die Stärke der Anisotropie der vizinalen Si(111)-Oberfläche ist vom Schnittwinkel (Offcut) abhängig. Es wird der Einfluss des Offcut-Winkels auf die molekulare Orientierung in dünnen CuPc-Schichten parallel und senkrecht zur Substratoberfläche untersucht. Die in-situ Untersuchungen von CuPc-Schichten weisen darauf hin, dass strukturelle Veränderungen beim Wachstum auftreten. Darüber hinaus wurden zwei unterschiedliche Oberflächenmodifizierungsschichten, um deren Wirkung auf die molekulare Orientierung von CuPc zu untersuchen, verwendet: eine OTS-Monoschicht mit aufrecht stehenden Molekülen und PTCDA-Schichten mit flach liegenden Molekülen. Metall-organische Grenzflächen spielen eine wichtige Rolle in organischen elektronischen Bauelementen. In-CuPc wird als Beispiel für ein Metall-organisches System durch in-situ SE und RAS untersucht. Wenn In thermisch auf eine CuPc-Schicht aufgedampft wird, diffundieren In-Atome zunächst in die darunterliegende CuPc-Schicht und bilden dann Cluster auf der Schicht. Hafniumdioxid (HfO2) ist ein heißer Kandidat für das Ersetzen des herkömmlich als Gate-Dielektrikum verwendeten SiO2 mit dem Ziel, die Leckströme bei der weiteren Verkleinerung mikroelektronischer Bauelemente zu minimieren. Um amorphe Schichten, die vorteilhaft zur Minimierung der Leckströme sind, zu erhalten, werden die HfO2-Schichten, die oft kristallin sind, mit Aluminiumoxid (Al2O3) (k-Wert: 9) kombiniert, das bei wesentlich höheren Temperaturen amorph bleibt. Zwei Serien von ultra-dünnen Proben wurden durch Atomlagenabscheidung hergestellt: Mischschichten HfxAl1-xOz und Doppelschichten HfO2 auf Al2O3. Die optischen Konstanten und Bandlücken wurden mittels SE im Energiebereich von 0,7 bis 10 eV bestimmt. Es hat sich gezeigt, dass die (effektive) Bandlücke der Misch- und Doppelschichten durch die Komposition abgestimmt werden kann. Nach Lagerung der High-k-Schichten für zwei Monate an Luft konnte ein Alterungseffekt beobachtet werden. Dieser wird auf die weitere Oxidation der dielektrischen Schichten, die durch Sauerstoffdiffusion aus der Umgebungsluft in die High-k-Schichten ermöglicht wird, zurückgeführt.

Dans le domaine des Lab-on-a-chip (LOC), la géométrie des canaux d'une puce microfluidique est souvent spécifique à la réalisation d'un protocole donné. La géométrie d'une puce est définie à l'étape de conception, avant les étapes de fabrication (généralement longues et coûteuses), et ne peut être modifiée a posteriori. Ce constat devient problématique lorsque la géométrie ne répond pas de façon satisfaisante au cahier des charges et qu'un nouveau lot de fabrication doit être démarré afin de redimensionner la puce. Pour pallier cet inconvénient, nous proposons de développer des puces microfluidiques génériques dont la géométrie est programmable et reconfigurable. Ce concept s'appuie largement sur les deux techniques de microfluidique digitale, l'électromouillage sur diélectrique (EWOD) et la diélectrophorèse liquide (LDEP). La première voie d'étude se concentre sur la technique de microfluidique LDEP. Tout d'abord, un modèle électromécanique, décrivant les comportements des liquides lors d'actionnements par LDEP ou EWOD, est établi. Ce modèle sert ensuite de base pour la conception et la fabrication de designs LDEP. Ces derniers sont testés afin d'identifier les géométries et les empilements technologiques, offrant des actionnements LDEP optimisés. L'étude, qui prend en compte un grand nombre de paramètres, montre que, avec des configurations et conditions spécifiques, les actionnements de liquide par LDEP offrent des performances égales, a minima, sur certains points, et supérieures sur d'autres par rapport à l'ensemble des études reportées dans la littérature. Enfin, un protocole de fonctionnalisation de surface par des spots de polymère de quelques microns à plusieurs dizaines de microns de diamètre, utilisant la technologie LDEP, est décrit. Cette méthode est susceptible de concurrencer directement les méthodes de fonctionnalisation classiques. La seconde voie d'étude traite du concept de géométrie programmable et reconfigurable, à l'aide de plateformes microfluidiques couplant les effets LDEP et EWOD. Dans un premier temps, les plateformes en configuration " ouverte " permettent de produire des moules à géométrie programmable pour la réalisation de puces microfluidiques en PDMS. Les résultats de cette étude prometteuse aboutissent, entre autres, à la réalisation de géométries de canaux complexes et typiques dans le domaine de la microfluidique (jonctions en " T " et valves de type " Quake "). Dans un second temps, les résultats les plus aboutis de ce manuscrit sont exposés à propos du concept de géométrie programmable et reconfigurable en utilisant de la paraffine. Un protocole spécifique, exploitant judicieusement les déplacements de liquides par EWOD et LDEP, donne lieu à la fabrication d'un grand nombre de puces microfluidiques, comportant des géométries de canaux complexes et variées. Dans les deux cas, un grand nombre de géométries peut être généré a à partir d'une seule plateforme microfluidique digitale générique. Les résultats obtenus ouvrent des perspectives de travail originales et prometteuses, dont certaines d'entre elles sont abordées en marge des objectifs initiaux. La première se trouve dans la continuité du concept de géométrie programmable et reconfigurable, en proposant une technologie à bas coût (substrat souple en Kapton et impression d'électrodes avec de l'encre conductrice). La seconde perspective instruit la compatibilité des technologies comportant des structures résonantes de type MEMS et des structures métalliques LDEP (en polysilicium) à l'échelle submicronique. / In the field of lab-on-a-chip (LOC) systems, the channel geometry of a microfluidic chip is often specific to perform a given protocol. The chip geometry is hence defined at the design step, before the fabrication steps (generally time consuming and expensive) and cannot be thereafter modified. This fact becomes an issue when the geometry does not fit satisfactorily to the specifications and a new batch of fabrication has to be started, to size afresh the microfluidic chip. To overcome this inconvenient we propose to develop a new generation of microfluidic chips with a programmable and reconfigurable geometry. This concept is widely based on both digital microfluidic techniques, the electrowetting on dielectrics (EWOD) and the liquid dielectrophoresis (LDEP) actuations. The first investigation is focused on the microfluidic technique LDEP. First, an electromechanical model for liquids behaviours during a EWOD or LDEP actuation is established. This model is then used as a basis for the LDEP patterns design and fabrication. The LDEP patterns are tested to identify the geometries and dielectric layers stacks which give optimized LDEP actuations. By taking into account a broad parameters range, the study shows that, within a precise setup and specific conditions, the LDEP actuations can have equal performances at the minimum, or better performances than those reported in the overall scientific literature until now. Finally, a surface functionalization protocol by polymer spots (diameter size ranging from a few microns to several dozens of microns) utilizing the LDEP technology is described. This method is likely to compete directly with the standard functionalization tools. The second investigation is dealing with the programmable and reconfigurable geometry concept, thanks to microfluidic platforms which get together both EWOD and LDEP technologies on a same component. Firstly, the microfluidic platform in a single plate configuration allows providing master molds with a programmable geometry for the PDMS microfluidic chip fabrication. The results about this promising study lead to the processing of complex channels geometries, typically used in the microfluidic field. Secondly, the more exciting results are exposed about the programmable and reconfigurable microfluidic concept, by using advantageously the paraffin material. A specific protocol which takes advantages of LDEP and EWOD liquids displacements produces a lot of various and different microfluidic chips with complex channels shapes. For both applications, a single generic microfluidic platform can generate a wide number of different geometries, which can be modified partially or totally thereafter. The obtained results open up novel and promising work prospects, which one of them are approached on the fringe of the initial purposes. The first one belongs to the continuity of the programmable and reconfigurable by suggesting a low cost technology based on flexible Kapton substrate and inkjet printing of silver nanoparticules. The second one investigates the technologies compatibility between MEMS/NEMS resonating structures and LDEP metal structures (in polysilicon) at the submicronic scale.

Recently, high-κ materials have become the focus of research and been extensively utilized as the gate dielectric layer in aggressive scaled complementary metal-oxide-semiconductor (CMOS) technology. Hafnium dioxide (HfO2) is the most promising high-κ material because of its excellent chemical, thermal, mechanical and dielectric properties and also possesses good thermodynamic stability and better band offsets with silicon. Hence, HfO2 has already been used as gate dielectric in modern CMOS devices. For future technologies, it is very difficult to scale the silicon transistor gate length, so it is a necessary requirement of replacing the channel material from silicon to some high mobility material. Two-dimensional layered materials such as graphene and molybdenum disulfide (MoS2) are potential candidates to replace silicon. Due to its planar structure and atomically thin nature, they suit well with the conventional MOSFET technology and are very stable mechanically as well as chemically. HfO2 plays a vital role as a gate dielectric, not only in silicon CMOS technology but also in future nano-electronic devices such as graphene/MoS2 based devices, since high-κ media is expected to screen the charged impurities located in the vicinity of channel material, which results in enhancement of carrier mobility. So, for sustenance and enhancement of new technology, extensive study of the functional materials and its processing is required. In the present work, optimization of HfO2 thin films for gate dielectric applications in Nano-electronic devices using electron beam evaporation is discussed. HfO2 thin films have been optimized in two different thickness regimes, (i) about 35 nm physical thicknesses for back gate oxide graphene/MoS2 transistors and (ii) about 5 nm physical thickness to get Equivalent Oxide Thickness (EOT) less than 1 nm for top gate applications. Optical, chemical, compositional, structural and electrical characterizations of these films have been done using Ellipsometry, X-ray Photoelectron Spectroscopy (XPS), Rutherford Back Scattering (RBS), X-ray Diffraction (XRD), Capacitance-Voltage and Current-Voltage characterization techniques. The amount of O2 flow rate, during evaporation is optimized for 35 nm thick HfO2 films, to achieve the best optical, chemical and electrical properties. It has been observed that with increasing oxygen flow rate, thickness of the films increased and refractive index decreased due to increase in porosity resulting from the scattering of the evaporant. The films deposited at low O2 flow rates (1 and 3 SCCM) show better optical and compositional properties. The effects of post deposition annealing (PDA) and post metallization annealing (PMA) in forming gas ambient (FGA) on the optical and electrical properties of the films have been analyzed. The film deposited at 3 SCCM O2 flow rate shows the best properties as measured on MOS capacitors. A high density film (ρ=8.2 gram/cm3, 85% of bulk density) with high dielectric constant of κ=19 and leakage current density of J=2.0×10-6 A/cm2 at -1 MV/cm has been achieved at optimized deposition conditions. Bilayer graphene on HfO2/Si substrate has been successfully identified and also transistor has been fabricated with HfO2 (35 nm) as a back gate. High transconductance compared to other back gated devices such as SiO2/Si and Al2O3/Si and high mobility have been achieved. The performance of back gated bilayer graphene transistors on HfO2 films deposited at two O2 flow rates of 3 SCCM and 20 SCCM has been evaluated. It is found that the device on the film deposited at 3 SCCM O2 flow rate shows better properties. This suggests that an optimum oxygen pressure is necessary to get good quality films for high performance devices. MoS2 layers on the optimized HfO2/Si substrate have been successfully identified and transistor has been fabricated with HfO2 (32 nm) as a back gate. The device is switching at lower voltages compared to SiO2 back gated devices with high ION/IOFF ratio (>106). The effect of film thickness on optical, structural, compositional and electrical properties for top gate applications has been studied. Also the effect of gate electrode material and its processing on electrical properties of MOS capacitors have been studied. EOT of 1.2 nm with leakage current density of 1×10-4 A/cm2 at -1V has been achieved.

Les oxydes forment une classe de matériaux qui couvrent un vaste spectre de fonctionnalités: diélectricité, semiconductivité, métallicité, supraconductivité, optique non linéaire, acoustique, piézoélectricité, ferroélectricité, ferromagnétisme… Dans cette thèse nous avons réalisé l’intégration d’oxydes sous forme de couches minces cristallines sur silicium, en utilisant l’épitaxie par jets moléculaires (EJM).Le premier objectif de la croissance d’oxydes cristallins sur silicium est de réaliser des isolateurs de grille à forte constante diélectrique pour les technologies CMOS avancées« sub-22nm ». L’utilisation de l’oxyde de gadolinium (Gd2O3) a été explorée en détail comme un candidat très prometteur pour remplacer l’oxyde de grille traditionnelle qu’est la silice(SiO2). La croissance épitaxiale de Gd2O3 sur le substrat Si (111) a été réalisée en identifiant les conditions de croissance optimale pour obtenir de bonnes propriétés diélectriques avec notamment l’obtention d’une valeur d’EOT de 0,73nm et des courants de fuite compatibles avec les spécifications de l’ITRS pour les noeuds « sub-22nm ». En outre, les propriétés diélectriques de Gd2O3 ont pu être améliorées en effectuant des recuits post-dépôts. L’autre intérêt d’avoir un empilement d’oxydes cristallins sur silicium repose sur leurs applications potentielles dans les technologies « Plus que Moore » ainsi que pour l’« Intégrations hétérogènes». Le système SrTiO3/Si (001) a été étudié comme un système modèle de l'intégration des oxydes sur semi-conducteur. La cristallinité, la qualité de l’interface oxyde-semiconducteur, l’état de surface et le processus de relaxation de STO déposé sur silicium ont été examinés et analysés, permettant de déterminer des conditions de croissance optimales. Plusieurs processus de croissance ont été réalisés et comparées. Finalement, une couche mince de STO de même qualité qu’un substrat massif a pu être obtenue sur silicium avec une bonne cristallinité et une surface atomiquement lisse. A partir des empilements de Gd2O3/Si et SrTiO3/Si, il a été possible d’intégrer sur silicium des oxydes possédant des fonctionnalités variées comme la ferro-(piézo-)électricité(BaTiO3, PZT et PMN-PT), le ferromagnétisme (LSMO) et l’optoélectronique (Ge). Ces couches minces fonctionnelles sur Si peuvent être alors largement utilisées pour des applications de stockage mémoire, les lasers et les cellules solaires, etc. / Oxides form a class of material which covers almost all the spectra of functionalities : dielectricity, semiconductivity, metallicity superconductivity, non-linear optics, acoustics, piezoelectricity, ferroelectricity, ferromagnetism…In this thesis, crystalline oxides have beenintegrated on the workhorse of the semiconductor industry, the silicon, by Molecular Beam Epitaxy (MBE).The first great interest of the epitaxial growth of crystalline oxides on silicon consists in the application of “high-k” dielectric for future sub-22nm CMOS technology. Gadoliniumoxide was explored in detail as a promising candidate of the alternative of SiO2. The pseudomorphic epitaxial growth of Gd2O3 on Si (111) was realized by identifying the optimal growth conditions. The Gd2O3 films show good dielectric properties and particularly an EOTof 0.73nm with a leakage current consistent with the requirements of ITRS for the sub-22nmnodes. In addition, the dielectric behavior of Gd2O3 thin films was further improved by performing PDA treatments. The second research interest on crystalline oxide/Si platform results from its potential application for the “More than Moore” and “Heterogeneous integration” technologies. TheSrTiO3/Si (001) was intensively studied as a paradigm of the integration of oxides on semiconductors. The crystallinity, interface and surface qualities and relaxation process of the STO films on silicon grown at the optimal conditions were investigated and analyzed. Several optimized growth processes were carried out and compared. Finally a “substrate-like” STO thin film was obtained on the silicon substrate with good crystallinity and atomic flat surface. Based on the Gd2O3/Si and SrTiO3/Si templates, diverse functionalities were integrated on the silicon substrate, such as ferro-(piezo-)electricity (BaTiO3, PZT and PMN-PT),ferromagnetism (LSMO) and optoelectronics (Ge). These functional materials epitaxially grown on Si can be widely used for storage memories, lasers and solar cells, etc.

In the thesis CuPc thin films were investigated by (in situ) SE and RAS, which are employed to determine the out-of-plane and in-plane optical anisotropy and molecular orientation, respectively. CuPc is a promising candidate of organic semiconductors used in organic field effect transistors, organic light emitting diodes and organic solar cells. Vicinal Si(111) substrates are interesting due to the in-plane anisotropy caused by the steps and terraces on the surface. The strength of in-plane anisotropy of vicinal Si(111) is dependent on the offcut angle. The influence of offcut angle on out-of-plane and in-plane molecular orientation in CuPc thin films is explored. The in situ investigation of CuPc films suggests that structural changes occur during film growth. In addition, two different surface modification layers were utilized to examine the effect on CuPc molecular orientation: OTS monolayer with upright standing molecules and PTCDA layers with flat lying molecules. Metal-organic interface plays an important role in organic electronic devices. In-CuPc is chosen to be an example system investigated employing in situ SE and RAS. When In was thermally evaporated onto CuPc film, In atoms firstly diffuse into the CuPc film underneath and then aggregate to form clusters on top. Hafnium dioxide (HfO2) is currently a hot topic to replace the conventionally used SiO2 as gate dielectrics in order to minimize leakage current when further scaling down microelectronic devices. Since HfO2 films are often crystalline, in order to obtain amorphous films which are beneficial to minimize leakage current, aluminum oxide (Al2O3) (k value: 9) which stays amorphous at much higher temperatures are combined to overcome this difficulty. Two series of ultra-thin samples were deposited by atomic layer deposition: mixed layers HfxAl1-xOz and bilayers HfO2 on Al2O3. Optical constants and bandgap are determined using SE in the energy range of 0.7-10 eV. It is found that the (effective) optical bandgap of both mixed layer and bilayer structures can be tuned by the film composition. Aging effect of high-k films was observed after storage of samples in air for two months, which is attributed to further oxidation of the dielectric films caused by the oxygen diffusion from ambient air to high-k films. / In dieser Arbeit werden dünne Schichten aus Kupferphthalozyanin (CuPc) mittels spektroskopischer (in-situ) Ellipsometrie (SE) und (in-situ) Reflektions-Anisotropie-Spektroskopie (RAS) untersucht, um die optische Anisotropie in einer Ebene parallel und senkrecht zur Schichtoberfläche und die molekulare Orientierung zu bestimmen. CuPc ist ein aussichtsreicher Kandidat als organischer Halbleiter in organischen Feldeffekt-Transistoren, organischen Leuchtdioden und organischen Solarzellen. Vizinale Si(111)-Substrate sind wegen der Anisotropie in der Substratebene interessant, die durch die Treppen und Terrassen auf der Oberfläche verursacht wird. Die Stärke der Anisotropie der vizinalen Si(111)-Oberfläche ist vom Schnittwinkel (Offcut) abhängig. Es wird der Einfluss des Offcut-Winkels auf die molekulare Orientierung in dünnen CuPc-Schichten parallel und senkrecht zur Substratoberfläche untersucht. Die in-situ Untersuchungen von CuPc-Schichten weisen darauf hin, dass strukturelle Veränderungen beim Wachstum auftreten. Darüber hinaus wurden zwei unterschiedliche Oberflächenmodifizierungsschichten, um deren Wirkung auf die molekulare Orientierung von CuPc zu untersuchen, verwendet: eine OTS-Monoschicht mit aufrecht stehenden Molekülen und PTCDA-Schichten mit flach liegenden Molekülen. Metall-organische Grenzflächen spielen eine wichtige Rolle in organischen elektronischen Bauelementen. In-CuPc wird als Beispiel für ein Metall-organisches System durch in-situ SE und RAS untersucht. Wenn In thermisch auf eine CuPc-Schicht aufgedampft wird, diffundieren In-Atome zunächst in die darunterliegende CuPc-Schicht und bilden dann Cluster auf der Schicht. Hafniumdioxid (HfO2) ist ein heißer Kandidat für das Ersetzen des herkömmlich als Gate-Dielektrikum verwendeten SiO2 mit dem Ziel, die Leckströme bei der weiteren Verkleinerung mikroelektronischer Bauelemente zu minimieren. Um amorphe Schichten, die vorteilhaft zur Minimierung der Leckströme sind, zu erhalten, werden die HfO2-Schichten, die oft kristallin sind, mit Aluminiumoxid (Al2O3) (k-Wert: 9) kombiniert, das bei wesentlich höheren Temperaturen amorph bleibt. Zwei Serien von ultra-dünnen Proben wurden durch Atomlagenabscheidung hergestellt: Mischschichten HfxAl1-xOz und Doppelschichten HfO2 auf Al2O3. Die optischen Konstanten und Bandlücken wurden mittels SE im Energiebereich von 0,7 bis 10 eV bestimmt. Es hat sich gezeigt, dass die (effektive) Bandlücke der Misch- und Doppelschichten durch die Komposition abgestimmt werden kann. Nach Lagerung der High-k-Schichten für zwei Monate an Luft konnte ein Alterungseffekt beobachtet werden. Dieser wird auf die weitere Oxidation der dielektrischen Schichten, die durch Sauerstoffdiffusion aus der Umgebungsluft in die High-k-Schichten ermöglicht wird, zurückgeführt.

晶圓製程設備商必須充分利用全球化智慧資源規劃，發展企業策略，才能創造企業競爭力和成長動能。經過多次的景氣循環，晶圓設備產業已經成為少數廠商全球激烈競爭的環境，特別是仍有兩家設備供應商以上的產品線。對於客戶而言，購買設備的主要因素來自於廠商製程能力和成本的優勢。除了少數關鍵製程由一家壟斷外，客戶都可以在每一個新製程世代(Technology node)找到兩家廠商評估設備和技術需求。在贏者全拿的壓力與吸引力下，在每一個新製程世代的銷售週期中，晶圓設備商都必須要充分利用智慧資本化的效益，掌握客戶的技術、量產時程，才能確保銷售空間。在發展策略上，為面對高技術競爭但是低成長的產業環境，晶圓設備商必須要透過併購和整合其核心技術相關新事業才能同時整合既有智慧資源和創造成長。 不管從市場規模和產業鏈來看，台灣的半導體產業已經成為全球最重要的製造據點，也是台灣最重要的產業之一。半導體製造廠龐大的資本支出和相關需求更讓台灣成為各半導體設備商的銷售服務的兵家必爭之地。根據SEMI的最新市場調查，總計台灣2007年的半導體設備市場達到106.5億美元，較2006年大幅成長45.2%，正式超越日本成為全球最大半導體設備投資市場。在產業鏈中，晶圓製程設備除了是晶圓廠最大資本支出外，還是產業技術發展的供應者。很可惜的是，雖然擁有龐大的商機做後盾，台灣卻沒有及時發展這個領域。在轉換成本、專利、和領導晶圓製造商合作開發和人才、資金等高產業門檻下，除了自動化設備較有進展外，台灣在晶圓製程設備產業的自給率普遍低於5%，技術、智財和人才還是掌握在外國的晶圓製程設備廠商。在沒有整合產、官、學、研等資源和適合的智財管理規劃下，在需要高度基礎科學和長遠技術發展的晶圓製程設備產業，我們設備自制化的結果不高，並不令人訝異。晶圓製造業者的議價和技術自主能力因此而受到拘束，所發展的智財也沒有太大價值和效用。 本研究目的希望以智慧資源規劃為研究方法，進行晶圓製程設備產業的實證研究。先就市場特性分析晶圓製程設備產業概況，接著探討廠商如何運用智慧資源規劃的資本化和產業結構化切入市場，最後在實證研究上以分析主要晶圓製程設備廠商的專利能量和最新奈米技術High-k/Metal Metal Gate探討產業的技術發展趨勢與廠商智慧資源規劃的運用和佈署。期望從綜合上述論點，做為台灣是否適合發展晶圓製程設備和又該如何準備智慧資源規劃的參考。 / Global intellectual resource planning (IRP) is cruicial in industrial strategy for wafer fabrication equipment vendors to develop competence and growth momentums. After several business cycles during the past few decades, this industry has become a very competitive market of a few players. For their customers, the key decision factors are the technology capability and cost of the vendors. Except for some critical process equipments dominated by only one vendor, the customers can identify 2 vendors to evaluate their equipment and cost performance. That Winner takes all become the pressure and attraction of the industry. The vendors must fully apply the value of intellectual property and overhaul their customer’s technology and production roadmap to ensure their share in the market. To cope with the market challenges of low growth and highly competitiveness, the vendors must incoporate and integrate other new companies of their core technology to consolidate given intellectual resource and create better achievements. Either from the perspective of market size and industry value chain, Taiwan has played the most important role in semiconductor manufacturing industry worldwide. To extend their market share and keep in the lead, the foundry and DRAM companies have aggressively invested in the production of 300mm fabs. The vast investments and its production demands have made Taiwan the most competitive place in semiconductor equipment markets. According to the SEMI most update, the business volume of Taiwan semiconductor equipments market reached to US$10.65 billion in 2007, with an impressive growth of 45.2% more than 2006. Taiwan has overtaken Japan and become the largest semiconductor equipment markets in the world. In the industry value chain, the wafer fabrication equipments not only accounted for the greatest capital expenditure of fibs but also the foundation for the process technology development. It is a pity that the equipments industry in Taiwan did not flourish as along with the great market here. All the key technologies, people, materials and components are manipulated by foreign vendors. This situation resulted in an un-balanced development in domestic semiconductor industry as well as the bargain power and self-owned technology. The related developed intellectual rights can not show the real value and effect. With the high entry barriers of transfer cost, patents, professionals and investments of wafer fabrication equipments markets, Taiwan vendors take less than 5% in the market share, except for some progress in automation equipments of lower IP, capital and transfer cost barriers. The Taiwan vendors have not demonstrated capability in process technology to penetrate the markets. The wafer fabrication equipment market growth was a result of o the outsource investment from Europe, US and Japan fabs. It turns out that the technology, IP and people are still possessed by foreign vendors. Without the synergy and integration of government, academia and industry and intangible resource planning, it is not surprising that our production localization ratio is relatively low. Thus, the thesis will elaborate the case study in the way of intellectual resource planning. First, the research will analyze the industrial characteristics of wafer fabrication equipment market. In the followings, this research will discuss how vendors can apply IRP to penetrate the market. Finally, this research will analyze the patents of major vendors and High-k/Metal Gate process technology to elaborate the industry technology cycles and new technology development strategy. As a result, the thesis will try to discuss if it is suitable for Taiwan to develop the wafer fabrication equipment market and also serve for reference how to prepare the intellectual resource planning.