本研究是第一篇針對台灣IC設計業的研發活動進行效率分析的論文。文中對研發的投入及產出變數作深入的探討，不僅以研發資本而非研發費用及加權研發人力為投入並且加入公司知識累積存量的概念。其中自有知識存量以自有公司前期累積專利申請數為替代變數。而產出部分也不僅考慮當年申請專利數核准數量還包括下一年度營業毛利。使用兩階段資料包絡分析法探討研發投入的運用效率。第一階段使用投入導向DEA-CCR與DEA-BCC模式評估2000年到2002年台灣上市上櫃IC設計業者運用研發資源能力所得出的研發效率值並作差額變數分析，第二階段採用Tobit迴歸分析尋找可能影響研發整體效率影響因子。最後，本研究依據研究結果提出對管理者及未來研究給予建議。 實證結果發現，〈聯發科〉是連續三年被評估相對整體效率為1的廠商，〈威盛〉與〈立錡〉為表現其次的廠商。就整體產業而言，三年的研發效率呈現低效率狀況，表示其研發資源有嚴重浪費與錯置的情形。效率分析中可看出研發資本（RK）對加權研發人力（RL）比值相對高的廠商，相對整體效率值呈現逐年負向趨勢。經過Tobit迴歸參數推估檢定本研究六大假說，人力素質、每人年約收入及研發人力密集度都與研發效率成正向關係。而員工平均年資與研發效率值呈現負向關係，與研究的預期關係不同。為第一線晶圓代工廠（聯電或台積電）轉投資的IC設計公司，研發效率並不因此網絡關係而有所影響。公司規模大小也不影響研發效率的表現。

La détermination de l'extrémité inférieure de la fonction de masse initiale (FMI) prévoit de fortes contraintes sur les théories de la formation des étoiles. IC4665 est un amas d'´étoile jeune (30Myr) et il a situe 356pc de la Terre. L'extinction est Av~ 0.59 ± 0.15 mag. WIRCam Y, J, H et K observations ont été faites par le CFHT et a comprise 10 champs (de 1.1sq.deg totale) et deux zones de contrle de 20'x20' chacun. Diagrammes couleur/magnitude et couleur/couleur ont été utilisées pour comparer les candidats sélectionnées par les modèles BT-SETTL 30 et 50Myr. Les images CH4off et CH4on ont été obtenus avec CFHT/WIRCam plus 0.11 sq.deg. dans IC348. Naines-T ont ensuite été identifiés à partir de leur couleur de 1.69μm d'absorption du méthane et trois candidats nain-T ont été trouvée avec CH4on−CH4 >0.4 mag. Extinction a été estimée à Av~ 5 − 12 mag. Les comparaisons avec les naines-T modèles, et des diagrammes couleur/couleur et magnitude, rejeter 2 entre 3 candidats en raison de leur extrême z′ − J coleur. L'objet reste n'est pas considéré comme un nain avant l'amas en raison d'un argument de densité en nombre ou l'extinction forte Av~ 12 mag, ni d'être un champ de fond nain-T qui serait devrait être beaucoup plus faible. Les modèles et les schémas de donner cet objet un type T6 préliminaires spectrale. Avec un peu de la masse de Jupiter, ce jeune candidat nain-T est potentiellement parmi les plus jeunes, des objets de masse plus faible détectée dans une région de formation d'´étoiles `a ce jour. Sa fréquence est conforme à l'extrapolation du courant lognormal FMI estime `a au domaine de masse planétaire.

台灣地區的IC設計產業，近幾年來的發展十分蓬勃，總產值排名全球第二，僅次於北美，全球市場佔有率約22%左右；截至2005年底，台灣IC設計業者總數已達268 家，其中有8家業者擠進全球前30大IC設計公司排行榜。 除了一些規模屬中、大型的IC設計業者有機會站上國際舞臺，且生命力相對穩定，其他小型台灣IC設計業者若無創新技術以及經營策略做為武器，很難在競爭激烈的市場中存活。 本研究嘗試分析台灣IC設計業的現況，找出其全球競爭的優勢，並以一台灣小型IC設計公司的創業實例，結合吳思華教授的策略三構面以及Scott A. Shane科技創業聖經的分析，試圖找出小型IC設計公司的成功之道，供其他新創IC設計公司做決策時的參考。 本研究旨在回答下列三個問題： 一、 探討台灣新創小型IC設計公司如何選擇公司創立時的產品方向。 二、 台灣新創小型IC設計公司因各項資源短缺，如何選擇適合的營運模式。 三、 小型IC設計公司沒有市場知名度，如何做上下游的合縱連橫，才能成功銷售產品。 本研究得到下列結論： 一、 組成有較高技術能力的研發團隊，找出有技術門檻的產品，可擺脫與其他小型IC設計公司直接競爭的可能性。另外，應找出市場規模不大但穩定成長的產品，因為這種市場的需求量不符合大公司的經濟規模，大型IC設計公司比較不想進入相同的市場。而且因為市場規模不大，產品單價較高，毛利率可相對提高。雖然市場需求量不是非常大，但是小公司的營業費用較低，若產品的毛利率高，且市場穩定成長，公司獲利的機會就高。 二、 小型IC設計公司的資金以及人員不足，無法自行完成所有前後段IC設計，需要外包後段IC設計以及生產安排；而且如果增加後段IC設計的人員，會造成整個公司的營業費用變高，若市場規模不大，獲利的機會將會降低。 因此，小型IC設計公司應利用台灣IC產業完整的供應鏈supply chain做互補性資產，慎選供應商以快速切入市場。 三、 小型IC設計公司應利用台灣製造業王國主導關鍵零組件選擇權的優勢，並利用Local Support達成Time to market的優勢，與大企業合作共同尋找潛在產品，並以利潤分享模式，確定顧客願意使用以及推廣，保障基本營收，借力使力克服其他客戶對小型公司的疑慮，進而開拓市場知名度，增加長期競爭力。 / The development of IC design industry has been prosperous for the recent years in Taiwan. The total production value ranks the second in the worldwide, and the entire production value takes up 22% share among the worldwide market, only being inferior to that in North America. The number of IC design companies has been increasing to 268 ones in Taiwan, up to the end of the year 2005; eight of which even squeezed into the worldwide top 30 companies at the ranking chart. It is only the medium and large companies that stand a fair chance to sparkle themselves on the international stage, and they fill with steady vitality as well. As for other small ones, it will be hard for them to survive in the keen competitive market if they are deficient of the innovative technology and managerial strategy as their weapons. The gist of this research focuses on analyzing the current situation of Taiwan IC design industry and exploring its superior advantage against the global competition. A real case is taken from a Taiwan small start up IC design company with which combined Dr. Wu’s “three aspects in strategy” in his “The nature of the Strategy” and “Finding Fertile Ground” by Scott A. Shane. It is the purpose to try to find out a road leading the small start up IC design companies to achieve success and to hope that can be a strategic reference for the new start up IC design companies. The object of this research is to answer the questions listed below: 1. Discussing how a small start up IC design company sets his direction in defining their product during the initial period. 2. How can a small start up IC design company choose a proper business model under the limited company resources. 3. Being lack of the market prestige of a small start up IC design company, how to jointly and coordinately cooperate with his strategic customer to have their products enjoy a steady and successful sale? This research concluded the followings: 1. Composing R/D team with greater inventive ability and inventing some products with more difficult threshold in order to get rid of the directly competitive possibility with other small IC design companies. Moreover, they should find out the product without huge market demand while it owns stable growth rate. Since the demand at the market does not meet the economy scale of big companies; thus, the big companies would rather not get into the same market. And since the market demand is not big, the products selling price can be higher, the more gross profit they can get in this kind of small market. Although there is not a great demand for the product, the small companies can still get better profit from the lower business expense, and the small company can be profitable due to the steady growing market demand. 2. Small start up IC design companies might be lack of sufficient capital and employees, so they can not complete both the front end and the back end IC design process alone. Thus outsourcing the back end IC design process and production arrangement are necessary. Otherwise, the business expense will be too high if they increase the labor force of the back end engineering. The overall profit will get worse if the market demand is not big. So, small IC design company should make good use of the sufficient supply chain in Taiwan IC industry as a supplementary asset, and select the suppliers by higher criteria, then penetrate the market timely. 3. Taiwan electronic manufacturing industry has occupied a dominant position in key components, so the small IC design companies should take advantage of that, and use the strength of “local support” to achieve the advantage of “time to market”. Cooperate with big firms in order to find out the potential products. Small companies can take profit sharing business model to ensure the strategic customers have the willingness to use and promote their products. Then the other customers can spontaneously eliminate their concern toward a small start up company. In this way, the small start up company can assure to gain a basic income first; furthermore, they would enjoy a positive increasing market reputation and a stronger long term competitive capability.

根據經濟部出版「2005 年中小企業白皮書」中提到：過去10 年，台灣每年 平均新成立之中小企業公司約有10 萬家，而台灣每年平均倒閉之中小企業約有 8 萬2 千家，也就是說未來每年這些新創業公司會經營不善而倒閉之平均機率為 82%。可見新創企業之經營管理風險非常大，隨時可能因為任何經營策略錯誤而 造成公司不可彌補之危機問題，最後可能就被會迫倒閉關廠。而且關廠又會資遣 公司之員工，更會連帶影響很多家庭面臨失業之危機與社會問題。因此一個新創 企業如何能經營良好，渡過公司的經營問題之重重關卡，各種經營策略施政正確 有效能，並且創造更高之經營績效而能永續經營是非常重要且值得研究之課題。 本研究以台灣類比IC 產業之新創企業來作經營策略與經營績效探討與分析 之對象。另外，本研究首先利用歷史文獻探討法，依據楊光立（2001）創業家的 十四個歷程之經營策略分析、Poter（1980）五力分析之競爭策略、Weihrich（1982） 「SWOT 分析法」、個案F 公司之各種財務比率分析及幾個重要經營策略及經 營策略分析為藍圖，後再以企業深度訪談法進行研究探討與分析，彙整個案F 公司所面臨經營上之問題，回溯經營團隊擬定之實際經營策略，最後再探討個案 F 公司真正實施這些經營策略後與實際經營績效來作理論與實務間之比較分析 探討，再歸納出本研究之結論。最後以個案F 公司之七位高階主管之認知統計總 結經營策略與經營績效相關性之結論：合計61 項經營策略實施後，發現有59 項與經營績效為正相關，其餘有2 項無關。另外還有其他方面之經營策略與經營 績效相關性：正相關有10 項。 關鍵字：類比IC、新創企業、經營策略、經營績效 / Ministry of Economic affair R.O.C published the “ Midle & Small Enterprises Wite Book in 2005 ” said that there were 100,000 new start-up companies in every year in Taiwan, and they will close 82% in a year. So, the management risk is huge in a new start-up company. It will close by any mistake of management decision, and bring about irrecoverable crisis. It will make the employee lose their job, and add many problems in families and society. Therefore, How to manage a company and solve their problems and crisis? How to ensure their business strategy are correct and effective? How to create the high performance in a start-up company in the future and forever? It is an important and worthy research subject. In this thesis, I’m researching into the start-up company of Taiwan analog IC design House, and to find the relationship with business strategy and business operation performance. First, I found and read many theses from history or books or others documents, such as Poter (1980), Weihrich (1982), Finacial repot of F company etc.. Then, I used the interview method with F company, to find their business strategy when they facing problems and crisis. Finally, I analyzed the business operation performance in F Company when they implement the business strategies. There are 59 items have the positive relationship of 61 business strategies compare with business operation performance, the other 2 items are none. Keywords: Analog IC, Start-Up, Business Strategy, Business Operation Performance.

On assiste aujourd’hui à une évolution des systèmes électroniques nomades vers des fonctionnalités plus avancées. Cette complexification des systèmes électroniques nomades nécessite une augmentation de la puissance de calcul des puces électronique, ce qui se peut se traduire par une utilisation d’une technologie CMOS agressive, mais qui se complète aujourd’hui par une technique appelée intégration 3D. Il ne s’agit donc plus d’une évolution classique à l’échelle du transistor suivant la loi de Moore mais à celle de l’échelle plus large du boîtier / système, on parle alors de la loi de « More than Moore ». L’empilement tridimensionnel (3D) des puces électroniques engendre une augmentation de la densité de puissance totale dissipée par unité de surface de l’empilement final. Cette puissance, résultant essentiellement de l’effet joule dans les transistors et l’interconnexion, est une source de chaleur qui contribue à l’augmentation de la température globale de la puce. L’objectif global de cette thèse est d’étudier les échanges thermiques dans un empilement de puces 3D durant leur fonctionnement. On s’attachera à comprendre les effets géométriques ou matériaux de l’empilement ainsi que l’impact du placement des TSV, Bumps ... sur ces échanges thermiques. L’étude s’appuie sur des simulations numériques validées par des mesures expérimentales sur des empilements 3D. Ces études numérique et expérimentale auront comme finalité de déduire des règles de dessin thermiques qui seront validées sur le dessin de circuits basiques ou plus complexes. Dans la suite, ces différents objectifs seront motivés et abordés en détail. L’établissement d’un modèle thermique basé sur des simulations en éléments finis d’un procédé industriel CMOS 65 nm 3D permettra d’aborder le problème de modélisation de la manière la plus précise possible. En effet, les précédentes simulations ont utilisé des modèles compacts – donc de moindre précision que les éléments finis – et un procédé générique qui ne reflète pas toutes les propriétés des matériaux, et en particulier celles des interfaces. Les résultats ainsi obtenus seront validés par des mesures sur des puces empilées réalisées dans le procédé considéré. Dans cette partie expérimentale, l’objectif est de déterminer une cartographie de la température dans un empilement 3D en utilisant des capteurs embarqués dans le silicium, et ce sous différentes conditions d’opération de la puce 3D. Il en ressortira un modèle numérique validé et calibré par des mesures expérimentales. / Today we are witnessing an evolution of mobile electronic systems to more advanced features. The complexity of mobile electronic systems requires an increase in computing power of electronic chips, which can lead to the use of aggressive CMOS technology, but which now completed with a technique called 3D integration. It is more of a classical evolution across the transistor following Moore's law but that of the wider scale of the packaging / system, it is called the law of "More than Moore". Three dimensional (3D) stack of electronic chip generates an increase in the density of total power dissipated per unit area of the final stack. This power, essentially resulting in the Joule effect transistors and interconnection, is a source of heat which contributes to increase the overall temperature of the chip. The global objective of this thesis is to study the heat transfer in a 3D stack of chips during operation. We will seek to understand the geometric or materials effects of the stack and the impact of the placement of TSV, Bumps ... on these heat exchanges. The study is based on numerical simulations validated by experimental measurements on 3D stacks. These numerical and experimental studies have as a goal to deduce thermal design rules that will be validated in the drawing of basic or more complex circuits. In the following, these goals will be motivated and discussed in detail. The establishment of a thermal model based on finite element simulations of an industrial process 3D CMOS 65 nm will address the problem of modelling the most accurate way possible. Indeed, previous simulations used compact models - so that the lower accuracy of finite elements - and a generic method that does not reflect all of the properties of materials, and in particular interfaces. The results obtained will be validated by measurements on stacked chips carried out within the process concerned. In the experimental part, the objective is to determine a thermal mapping in a 3D stack using sensors embedded in the silicon, and under different conditions of 3D chip process. This will provide a numerical model validated and calibrated by experimental measurements.

Les systèmes de communication sans fil actuels évoluent vers un renforcement des réactivités des protocles de la gestion des ressources radio (RRM) et adaptation du lien radipe (FLA) afin d'optimiser conjointement les couches MAC et PHY. En parallèle, la technologie d'antenne multiples et turbo récepteurs avancés ont un grand potentiel pour augmenter l’efficacité spectrale dans les futurs systèmes de communication sans fil. Ces deux tendances, à savoir, l'optimisation inter couche et le traitement de turbo, nécessitent le développement de nouvelles abstractions de la couche PHY (aussi appelée méthode de prédiction de la performance) qui peuvent capturer les performances du récepteur itératif par itération pour permettre l'introduction en douceur de ces récepteurs avancés dans FLA et RRM.La thèse de doctorat revisite en détail l'architecture du turbo récepteur, plus particulièrement, la classe d'algorithme itératif effectuant la détection linéaire par minimisation d’erreur quadratique moyenne avec l'annulation d’interférence (LMMSE-IC). Ensuite, une méthode semi-analytique de prédiction de la performance est proposée pour analyser son l'évolution par la modélisation stochastique de chacun des composants. Intrinsèquement, la méthode de prédiction de la performance est subordonnée à la disposition de connaissance d’information d’état du canal au niveau du récepteur (CSIR), le type de codage de canal (code convolutif ou un code turbo), le nombre de mots de code ainsi que le type d’information probabilistic sur les bits codés réinjectée par le décodeur pour la reconstruction et l'annulation d'interférence à l'intérieur d’algorithme de LMMSE -IC itératif.Dans la deuxième partie, l’adaptation du lien en boucle fermée dans les systèmes MIMO codés basés sur les abstractions de la couche PHY proposées pour les récepteurs LMMSE -IC itératifs ont été abordés. Le schéma proposé d'adaptation de liaison repose sur un faible taux de rétroaction et exploite la sélection du précodeur spatiale (par exemple, la sélection d'antennes) et du schéma de modulation et de codage (MCS) de façon à maximiser le taux moyen soumis à une contrainte de taux d'erreur de bloc. Différents schémas de codage sont testés, tels qu’un codage parcourant tous les antennes où un codage par antenne. Les simulations montrent bien le gain important obtenu avec les turbo récepteurs comparée à celui d’un récepteur MMSE classique. / Current wireless communication systems evolve toward an enhanced reactivity of Radio Resource Management (RRM) and Fast Link Adaptation (FLA) protocols in order to jointly optimize the Media Access Control (MAC) and Physical (PHY) layers. In parallel, multiple antenna technology and advanced turbo receivers have a large potential to increase the spectral efficiency of future wireless communication system. These two trends, namely, cross layer optimization and turbo processing, call for the development of new PHY-layer abstractions (also called performance prediction method) that can capture the iterative receiver performance per iteration to enable the smooth introduction of such advanced receivers within FLA and RRM. The PhD thesis first revisits in detail the architecture of the turbo receiver, more particularly, the class of iterative Linear Minimum Mean-Square Error (soft) Interference Cancellation (LMMSE-IC) algorithms. Then, a semi-analytical performance prediction method is proposed to analyze its evolution through the stochastic modeling of each of the components. Intrinsically, the performance prediction method is conditional on the available Channel State Information at Receiver (CSIR), the type of channel coding (convolutional code or turbo code), the number of codewords and the type of Log Likelihood Ratios (LLR) on coded bits fed back from the decoder for interference reconstruction and cancellation inside the iterative LMMSE-IC algorithms. In the second part, closed-loop FLA in coded MIMO systems based on the proposed PHY-layer abstractions for iterative LMMSE-IC receiver have been tackled. The proposed link adaptation scheme relies on a low rate feedback and operates joint spatial precoder selection (e.g., antenna selection) and Modulation and Coding Scheme (MCS) selection so as to maximize the average rate subject to a target block error rate constraint. The cross antenna coding (the transmitter employs a Space-Time Bit-Interleaved Coded Modulation (STBICM) ) and per antenna coding (Each antenna employs an independent Bit-Interleaved Coded Modulation(BICM)) cases are both considered. The simulations clearly show the significant gain obtained with turbo receivers compared to that of a conventional MMSE receiver.

Radio Frequency Low Noise and High Q Integrated Filters in Digital CMOS Processes Zhijie Xiong 149 pages Directed by Dr. Phillip E. Allen Presented in this work is a novel design technique for CMOS integration of RF high Q integrated filters using positive feedback and current mode approach. Two circuits are designed in this work: a 100MHz low-noise and high Q bandpass filter suited for an FM radio front-end, and a 2.4GHz low-noise and high-Q bandpass filter suited for a Bluetooth front-end. Current-mode approach and positive feedback design techniques are successfully used in the design of both circuits. Both circuits are fabricated through a 0.18um CMOS process provided by National Semiconductor Corp. The 100MHz circuit achieves 3.15uV RF sensitivity with 26dB SNR, and the total current consumption is 12mA. The center frequency of the filter is tunable from 80MHz to 110MHz, and the Q value is tunable from 0.5 to 28.9. 1 dB compression point is measured as -34.0dBm, combined with noise measurement results, a dynamic range of 54.1 dB results. Silicon area of the core circuit is 0.4 square millimeters. The center frequency of the 2.4GHz circuit is tunable from 2.4GHz to 2.5GHz, and the Q value is tunable from 20 to 120. The 1 dB compression dynamic range of the circuit is 50dB. Integrated spiral inductors are developed for this design. Patterned ground shields are laid out to reduce inductor loss through substrate, especially eddy current loss when the circuit is fabricated on epi wafers. Accumulation mode MOS varactors are designed to tune the frequency response. Silicon area of the core circuit is 1 square millimeter.

L'impact des interconnections d'un circuit intégré sur les performances et la consommation est de plus en plus important à partir du nœud CMOS 28 nm et au-delà, ayant pour effet de minimiser de plus ne plus la loi de Moore. Cela a motivé l'intérêt des technologies d'empilement 3D pour réduire l'effet des interconnections sur les performances des circuits. Les technologies d'empilement 3D varient suivant différents procédés de fabrication d'où l'on mettra en avant la technologie Trough Silicon Via (TSV) – Collage Cuivre-Cuivre (Cu-Cu) et 3D Monolithique. TSV et Cu-Cu présentent des diamètres d'interconnexions 3D de l'ordre de 10 µm tandis que le diamètre d'une interconnexion 3D Monolithique est 0.1 µm, c'est-à-dire cent fois plus petit. Un tel diamètre d'interconnexion créée de nouveaux challenge en terme de conception de circuit intégré numérique. Dans ce contexte, notre objectif est de proposer des méthodologies de conception de circuits 3D innovantes afin d'utiliser au mieux la densité d'intégration possible et d'évaluer efficacement les gains en performance, surface et consommation potentiels de ces différentes technologies d'empilement par rapport à la conception de circuit 2D.Trois contributions principales constituent cette thèse : La densité d'intégration offerte par les technologies d'empilement étudiées laisse le possibilité de revoir la topologie des cellules de bases en les concevant directement en 3D. C'est ce qui a été fait dans l'approche Cellule sur Buffer (Cell-on-Buffer – CoB), en empilant la fonction logique de base d'une cellule sur l'étage d'amplification. Les simulations montrent des gains substantiels par rapport aux circuits 2D. On a imaginé par la suite désaligner les niveaux d'alimentation de chaque tranche afin de créer une technique de Multi-VDD adaptée à l'empilement 3D pour réduire encore plus la consommation des circuits 3D.Dans un deuxième temps, le partitionnement grain fin des cellules a été étudié. En effet au niveau VLSI, quand on conçoit un circuit de plusieurs milliers voir million de cellules standard en 3D, se pose la question de l'attribution de telle ou telle cellule sur la tranche haute ou basse du circuit 3D afin d'accroitre au mieux les performances et consommation du circuit 3D. Une méthodologie de partitionnement physique est introduite pour cela.Enfin un environnement d'évaluation des performances et consommation des technologies 3D est présenté avec pour objectif de rapidement tester les gains possibles de telle ou telle technologie 3D tout en donnant des directives quant à l'impact des certains paramètres technologiques 3D sur les performances et consommation. / Scaling limitations of advanced technology nodes are increasing and the BEOL parasitics are becoming more dominant. This has led to an increasing interest in 3D technologies to overcome such limitations and to continue the scaling predicted by Moore's Law. 3D technologies vary according to the fabrication process which creates a wide spectrum of technologies including Through-Silicon-VIA (TSV), Copper-to-Copper (CuCu) and Monolithic 3D (M3D). TSV and CuCu provide 3D contacts of pitch around 5-10um while M3D scales down 3D via pitch extremely to 0.11um. Such high-density capability of Monolithic 3D technology creates new design paradigms. In this context, our objective is to propose innovative design methodologies to well utilize M3D technology and introduce a technology assessment framework to evaluate different M3D technology parameters from design perspective.This thesis can be divided into three main contributions. As creating 3D standard cells become achievable thanks to M3D technology, a new 3D standard cell approach has been introduced which we call it ‘3D Cell-on-Buffer' (3DCoB). 3DCoB cells are created by splitting 2D cells into functioning gates and driving buffers stacked over each other. The simulation results show gain in timing performances compared to 2D. By applying an additionally Multi-VDD low-power approach, iso-performance power gain has been achieved. Afterwards cell-on-cell design approach has been explored where a partitioning methodology is needed to distribute cells between different tiers, i.e. determine which cell is placed on which tier. A physical-aware partitioning methodology has been introduced which improves power-performance-area results comparing to the state-of-the-art partitioning techniques. Finally a full high-density 3D technology assessment study is presented to explore the trade-offs between different 3D technologies, block complexities and partitioning methodologies.

L’équipe de conception de Freescale à Toulouse développe des circuits intégrés dédiés au marché de l’automobile pour des applications châssis, sécurité ou loisir. Les contraintes associées à l’embarquement des circuits sont nombreuses : niveau d’intégration, fiabilité, températures élevées, et compatibilité électromagnétique. Les produits conçus par Freescale intègrent des convertisseurs à découpage pour l’alimentation en énergie des microcontrôleurs. Cette thèse a pour objet l’étude de nouvelles topologies de convertisseur d’énergie pour la baisse de l’encombrement et des perturbations électromagnétiques. La structure multiphase répond à la problématique dans son ensemble. Un prototype est réalisé dans une technologie silicium Freescale haute tension 0.25µm. Le volume des composants externes de filtrage est optimisé et réduit. Les mesures sur le prototype montrent des performances en accord avec les objectifs, et des émissions électromagnétiques particulièrement faibles. / The Freescale design team in Toulouse develops integrated circuits for automotive application such as chassis, safety or infotainment. Constraints associated with the embodiment of such circuits are many: die-size, safety, EMC (Electromagnetic Compliance). Switching Mode Power Supplies are integrated in these products to supply power to microcontrollers. This PhD thesis is to study new topologies of power supply to reduce the volume and electromagnetic disturbances. The multiphase structure responds to the raised issue. A prototype is produced in a Freescale 0.25µm high voltage silicon technology. Volume of the external components for filtering is optimized and reduced. Measures show upgrades in performance and reduced electromagnetic emissions.

Le travail de doctorat réalisé s'attache à étudier les nouveaux types d'interconnexions comme les TSV (Through Silicon Via), les lignes de redistribution (RDL) et les piliers de cuivre (Cu-Pillar) présentes dans le domaine de l'intégration 3D en microélectronique avancée, par exemple pour des applications de type « imager » où une puce « capteur optique » est empilée sur une puce « processeur ». Afin de comprendre et quantifier le comportement électrique de ces nouveaux composants d'interconnexion, une première problématique de la thèse s'articulait autour de la caractérisation électrique, sur une très large bande de fréquence (10 MHz - 60 GHz) de ces éléments, enfouis dans leurs environnements complexes d'intégration, en particulier avec l'analyse de l'impact des pertes dans les substrats de silicium dans une gamme de conductivités allant de très faible (0 S/m) à très forte (10 000 S/m). Par la suite, une nouvelle problématique prend alors naissance sur la nécessité de développer des modèles mathématiques permettant de prédire le comportement électrique des interconnexions 3D. Les modèles électriques développés doivent tenir compte des pertes, des couplages ainsi que de certains phénomènes liés à la montée en fréquence (courants de Foucault) en fonction des caractéristiques matériaux, des dimensions et des architectures (haute à faible densité d'intégration). Enfin, à partir des modèles développés, une dernière partie propose une étude sur les stratégies de routage dans les empilements 3D de puces à partir d'une analyse sur l'intégrité de signaux. En opposant différents environnements, débit de signaux binaires ou dimensions des TSV et des RDL des conclusions émergent sur les stratégies à adopter pour améliorer les performances des circuits conçus en intégration 3D. / The aim of this doctoral work is to study the new kind of interconnections like TSV (Through Silicon Via), redistribution lines (RDL) and copper pillars used in 3D integration context in advanced microelectronic components. An example of 3D integration application could be an imager designed by staking an optical sensor chip upon a processor chip. In order to understand and quantify the electrical behaviour of these new interconnection components, the first issue was about electrical characterization in a very wide frequency band (10 MHz - 60 GHz) of these elements, buried in their complex environment, in particular with the analysis of the silicon substrate loss impact which can be found in a wide band of conductivities from very low (0 S/m) to very high (10 000 S/m). Subsequently, a second issue appears from the need to develop mathematical models to predict the electrical behavior of 3D interconnects. The developed models have to take into account losses, coupling effects and some phenomena appearing with the rise of frequency (eddy currents) according to material characteristics, dimensions and architecture (from high to low density of integration). Finally, based on developed models, the last part presents a study on routing strategies in the 3D stacking chip from the analysis of signal integrity. By contrasting various environments, binary signals flow or dimensions of TSV and RDL, conclusions emerge on the best strategies to use to improve performances of circuits designed in 3D integration.