In this thesis a FIR filter generator has been designed. The program generates FIR filters in the form of VHDL-files. Four different filter structures have been implemented in the generator, Direct Form (DF), Differential Coefficients Method (DCM), polyphase filters and (2-by-2) filters. The focus of the thesis was to implement filter structures that create FIR filters with as low power consumption and area as possible. The generaterator has been implemented i C++. The C++ program creates text-files with VHDL-code. The user must then compile and synthesize the VHDL-files. The program uses an text-file with the filter coefficients as input.

Fast addition is essential in many DSP algorithms. Various structures have been introduced to speed up the time critical carry propagation. For high throughput applications, however, it may be necessary to introduce pipelining. In this report the power consumption of four different adder structures, with varying word length and different number of pipeline cuts, is compared. Out of the four adder structures compared, the Kogge-Stone parallel prefix adder proves to be the best choice most of the time. The Brent-Kung parallel prefix adder is also a good choice, but the maximal throughput does not reach as high as the maximal throughput of the Kogge-Stone parallel prefix adder.

Ce travail de thèse porte sur la problématique d'élaboration de modèles de systèmes hétérogènes. Il a associé le laboratoire de recherche LAAS-CNRS et la société MENTOR GRAPHICS. Il prend place au sein d'un processus de conception qui se fonde sur les recommandations de l'EIA-632 et sur une ingénierie guidée par les modèles. L'objectif de notre travail est de montrer en quoi le langage VHDL-AMS est adapté à la problématique de modélisation et de simulation de la solution physique au sens des recommandations de l'EIA-632. Dans un premier temps, ce manuscrit présente un état de l'art sur les besoins en modélisation pour la conception système, et dresse un bilan sur les différents langages de modélisation susceptibles d'y répondre. Afin de proposer la norme VHDL-AMS (IEEE 1076.1-1999) comme solution, notre travail s'est attaché à présenter et proposer une méthode à mettre en oeuvre pour converger vers cette norme. Notre démarche s'appuie sur l'ingénierie guidée par les modèles avec une place prépondérante jouée par les transformations de modèle. Nous avons développé ce concept de transformation en vue d'une convergence vers le VHDL-AMS : nous développons la notion de meta modèle avec, entre autre, la création d'un meta modèle du langage VHDL-AMS. Celui-ci va permettre une vérification de la conformité des modèles créés, mais aussi l'écriture de règles de transformations au niveau meta modèle. L'intérêt des industriels possédant un existant de modèles écrits dans un langage de description de matériel propriétaire autre (par exemple le langage MAST) en vue d'une migration vers la norme VHDL-AMS, nous a permis d'éprouver cette méthodologie dans de nombreux cas concrets. Nous avons aussi comparé cette approche à une méthodologie que nous avions précédemment définie, nécessitant une expertise dans les deux langages source et cible. Cela nous a permis de conclure positivement sur la faisabilité d'une telle transformation avec une semi-automatisation et une expertise encore n écessaire à certaines étapes. A titre de démonstration, nous avons développé de nombreux modèles mixtes confirmant les aptitudes du VHDL-AMS à pouvoir être le support principal du prototypage virtuel, ainsi que la validité de notre méthode de transformation. Nous avons notamment réalisé la modélisation VHDL-AMS d'un système très hétérogène de mise à feu d'une charge pyrotechnique, qui valide notre méthodologie. La validation des modèles en conformité avec les spécifications est une des perspectives identifiées de nos travaux, à approfondir.

Die Dissertationsschrift stellt eine Toolkette zum abstrakten Entwurf von Mikrosystemen vor. Mikrosysteme können aus Elementen verschiedener physikalischer Domänen bestehen und zusätzlich digitale Hardware sowie Software enthalten. Die Erfassung und Formalisierung dieser heterogenen Systeme stellt den ersten Schritt im Entwurfsprozess dar, die damit verbundene neue Methodik des Designs von Mikrosystemen bildet den Kern der vorliegenden Arbeit. Zur Erfassung der analogen Spezifikationsteile enthält die Arbeit die Schilderung und Implementierung neuer Datenstrukturen, die ausgehend von einer ausführlichen Anforderungsanalyse geschaffen wurden. Das abstrakte Systemverhalten wird mit Hilfe hybrider Automaten modelliert, die sowohl mit speziellen hybriden Werkzeugen als auch mit SystemC-AMS simulierbar sind. Darüber hinaus beschäftigt sich die Arbeit mit der Erfassung von Signalverläufen und Schaltplaninformationen. Die formalisierten Anforderungen ermöglichen erste Prüfungen der Spezifikation auf Konsistenz. Zur Unterstützung niedriger Abstraktionsebenen wie der Differentialgleichungsebene steht ein Wandler von SystemC-AMS nach VHDL-AMS bereit. In die Systembeschreibung mit SystemC-AMS ist die Definition und Verknüpfung von Kostenparametern integrierbar. Das daraus entstehende globale Gütemaß hilft dem Entwerferteam, die optimale Systemrealisierung zu finden. / The PhD thesis proposes a toolflow for the design of microsystems on higher abstraction levels. Microsystems may consist of components using effects in different physical domains plus additional digital hardware and software. The collection and formalization of these heterogeneous systems is a first step in the design process, the associated design method ist the key point of this work. The system behavior is modeled using hybrid automata, which are checkable using hybrid modelcheckers and simulable using SystemC-AMS. Furthermore the work deals with signal forms and circuit parameters. To support modeling on lower abstraction levels like differential algebraic equations a syntax conversion from SystemC-AMS to VHDL-AMS was included. The integration of cost factors into SystemC-AMS allows design space exploration during system simulation.

Πολλά πρότυπα ασφαλούς επικοινωνίας, όπως το secure shell (SSH), IP security (IPsec), καθώς και διάφορες μορφές κρυπτογράφησης e-mail δημιουργήθηκαν για να προστατεύουν τις πληροφορίες κατά τη μεταφορά, διασφαλίζοντας το κανάλι επικοινωνίας. Ωστόσο, γίνεται αντιληπτό ότι τα δεδομένα σε αποθήκευση (data at rest) είναι επίσης ευάλωτα σε επιθέσεις και πρέπει να προστατευτούν. Το πρότυπο IEEE P1619, το οποίο έχει προταθεί από το IEEE, προσδιορίζει τα βασικά στοιχεία μιας αρχιτεκτονικής, η οποία παρέχει ασφάλεια σε sector-level-random-access διαμοιραζόμενα μέσα αποθήκευσης, επιλέγοντας ως το καταλληλότερο mode λειτουργίας το Electronic codebook (ECB). Βασικό μειονέκτημα αυτού του τρόπου κρυπτογράφησης είναι ότι κατά το ECB mode το ίδιο plaintext παράγει πάντα (κρυπτογραφείται) το ίδιο ciphertext, δημιουργώντας την ανάγκη για συχνή αλλαγή στο συμμετρικό κλειδί. Μια τέτοια πρακτική όμως δεν θα αποδίδει λόγω του απαιτούμενου χρόνου για την επέκταση των νέων κλειδιών. Το πρόβλημα αυτό αντιμετωπίζει το IEEE P1619, κάνοντας χρήση της θέσης (location) των δεδομένων ως την επιθυμητή μεταβαλλόμενη τιμή κλειδιού, εφαρμόζοντας block-cipher αλγόριθμους κρυπτογράφησης. Το νέο αυτό πρότυπο έχει προσελκύσει την προσοχή εταιριών, ως μια καλή λύση για τις απαιτήσεις των καταναλωτών για υψηλό επίπεδο ασφάλειας των δεδομένων σε συσκευές αποθήκευσης. Πρόσφατες ερευνητικές εργασίες ερευνούν ή/και παρουσιάζουν διάφορες αρχιτεκτονικές για την υλοποίηση του προτύπου σε υλικό (hardware), με στόχο την υιοθέτησή τους σε μελλοντικά προϊόντα. Οι προτεινόμενες προσεγγίσεις στοχεύουν στην αξιοποίηση είτε πόρων του υπολογιστή (προσεγγίσεις λογισμικού) είτε ειδικού σκοπού υλικού, στοχεύοντας σε διαφορετικές απαιτήσεις, ανάλογων της εφαρμογής. Η εργασία αυτή επικεντρώνεται σε ένα Narrow-block Tweak-able σχήμα κρυπτογράφησης (XTS-AES) και διερευνά διάφορες αρχιτεκτονικές που προσφέρουν μια ποικιλία χαρακτηριστικών. Αυτή είναι η πρώτη προσπάθεια διερεύνησης αρχιτεκτονικών προσεγγίσεων (υφιστάμενων και προτεινόμενων), με σκοπό να αναδειχθεί η καταλληλότερη αρχιτεκτονική για μια ποικιλία εφαρμογών. Το βασικό χαρακτηριστικό των προτεινόμενων αρχιτεκτονικών είναι η μεγιστοποίηση της αξιοποίησης των πόρων που υλοποιούν το IEEE P1619, ώστε να επιτευχθεί η υψηλότερη απόδοση, λαμβάνοντας υπόψη διάφορα κριτήρια σχεδιασμού, όπως είναι η υψηλή ταχύτητα, η μικρή επιφάνεια, το χαμηλό κόστος και η σχεδιαστική πολυπλοκότητα. / A standard for the protection of data in shared storage media has been proposed by IEEE, the IEEE P1619. It specifies the fundamental elements of an architecture that provides security in block-based shared storage media applying block-cipher encryption algorithms to blocks of data. The newly presented standard has attracted the attention of the market vendors, as a good solution to the demands of the consumers for higher security levels in storage devices. The manufacturers have already developed future platforms based on IEEE P1619. Recent research works introduced various approaches targeting their adoption in future products. The proposed approaches are aiming to exploit either computer resources (software approaches) or special purpose hardware. This work focuses on the Narrow-block Tweakable encryption scheme (XTS-AES transform) and explores various architectures offering a variety of characteristics to the final implementation. This is the first, to the authors knowledge, attempt to explore the various architecture approaches that have been proposed until now and additionally introduce new ones, with an aim to highlight the appropriate architecture for a variety of applications. The key feature of the proposed architectures is parallelism, with respect to data block processing. The target is to exploit in full the resources of the core(s) implementing the IEEE P1619 and achieve the highest performance, respecting various design criteria as low cost, and/or design complexity. Basic details regarding IEEE P1619 and its dominant unit (the XTS-AES transform) are offered, a summary of previous works is presented and several issues are considered for potential optimization of the system architecture. Novel architectures are introduced, exploring time-scheduling of the processes to be performed and the characteristics of the various architectures are analyzed and compared.

Σε μία εποχή όπου η ψηφιοποίηση δεδομένων έχει αυξηθεί ραγδαία η ανάγκη για τη βέλτιστη μετάδοσή τους είναι απαραίτητη. Από τα πλέον σημαντικά μέρη των προτύπων μετάδοσης είναι η κωδικοποίηση του καναλιού μέσω ειδικών αλγορίθμων ώστε να επιτευχθεί η εύρεση και διόρθωση τυχών λαθών. Οι κώδικες Bose, Chaudhuri και Hocquenghem (BCH) είναι τέτοιου είδους κώδικες που χρησιμοποιούνται ευρέως σε εφαρμογές όπως τα CD, DVD, σκληροί δίσκοι, δίσκοι στερεάς κατάστασης (SSD) και το πρότυπο δορυφορικής μετάδοσης τηλεόρασης υψηλής ανάλυσης (HDTV), DVB-S2. Στην παρούσα διπλωματική εργασία σχεδιάστηκε και υλοποιήθηκε κωδικοποιητής και αποκωδικοποιητής BCH για τις 11 περιπτώσεις κανονικού πλαισίου που προσφέρει το πρότυπο DVB-S2. Κύριος στόχος ήταν η όσο το δυνατόν καλύτερη υλοποίηση με γνώμονα το μέγεθος, με τη χρήση κοινών κυκλωμάτων και για τις 11 περιπτώσεις. Αποτέλεσμα αυτής της βελτιστοποίησης μεγέθους, ήταν κάποιες τεχνικές βελτιστοποίησης της ταχύτητας αποκωδικοποίησης, όπως το shortening, να μη χρησιμοποιηθούν καθώς θα είχαν ως αποτέλεσμα την αύξηση της επιφάνειας μερών του αποκωδικοποιητή κατά περίπου 11 φορές. Καθώς σκοπός της διπλωματικής ήταν η μελέτη της απόδοσης των κωδίκων BCH, μελετήθηκε ο ρυθμός λαθών σε διάφορες τιμές της αναλογίας ενέργειας – θορύβου (Eb / N0 ), αφού πρώτα υλοποιήθηκε σε FPGA. / The amount of digital information is growing rapidly the recent decades, making transmission optimization one of the top priorities in digital information systems. One of the main parts of every transmission standard is channel encoding, with the use of algorithms aimed at finding and correcting errors (Forward Error Correction – FEC). Such codes are Bose, Chaudhuri and Hocquenghem (BCH) code, which are widely used in applications like CDs, DVDs, Hard Drives, Solid State Drives (SSDs) and DVB-S2, a satellite transmission standard mostly used for High Definition Television (HDTV). This thesis sets out to account for the design and implementation of a BCH encoder and decoder for all 11 different code rates proposed by the DVB-S2 standard for normal frames. The design was area optimized in order for all 11 code rate encoders and decoders to work on the same FPGA. This lead to some optimization techniques being unused. Even though the codes are shortened, no shortening algorithms which aim at clock cycle optimization were used. Were they used, would lead parts of the decoder to be almost 11 times larger. The main goal of the thesis is to analyze the performance of the codes, so the error rate was measured under different values of the energy to noise ratio (Eb/ N0 ).

Syftet med högskoleavhandlingen var att konstruera en klass-D förstärkare för audio med en DDXi-2161 krets från Apogee. Förstärkaren har en digital stereoingång för I²S-format. Digitalisering av en analog audiosignal sker med codec-kretsen WM8731 från Wolfson. För att möjliggöra implementering av funktioner för digital signalbehandling av audiosignalen ingår en FPGA-krets från Altera i systemet. Gränssnitten mellan codec-kretsen och FPGA:n samt FPGA:n och klass-D förstärkaren är beskrivna med VHDL och implementerade i FPGA:n. Klass-D förstärkaren har byggts upp på ett två-lagers mönsterkort. Ett utvecklingskort från ALTERA (DE2) med codec-krets och FPGA har använts. Resultaten visar goda möjligheter att konstruera en klass-D förstärkare med bra ljud och låg effektförbrukning.

To increase the productivity of electronic systems design we offer to use UML – the standard specification language of high level systems. The higher level of abstraction and automatic design methods could decrease a gap of hardware design. We offer to use UML class diagrams for the specification of electronic systems structure and UML state diagrams to specify the behavior of electronic systems. We introduce metamodels which describe mapping between UML class and state diagrams and hardware description languages (VHDL, SystemC), as the possible realization of ideas we introduced earlier. Also we provide code generator which translates notations of UML class and state diagrams to VHDL and SystemC languages.

La Simulation Comparative et Concurrente (SCC) permet d'effectuer plusieurs simulations d'un système en une seule<br />exécution. Une des premières applications de la SCC a été la Simulation de Fautes Concurrente (SFC) permettant la simu-<br />lation de fautes au sein des systèmes digitaux décrits au niveau portes logiques. De nos jours, les concepteurs de circuits<br />évitent de travailler sur ces modèles logiques et préfèrent utiliser des descriptions plus abstraites basées sur des langages<br />de description de matériel comme le VHDL (Very high speed integrated circuits Hardware Description Language). Ces<br />langages permettent de modéliser et de simuler le comportement des circuits digitaux mais ils ne sont pas appropriés pour<br />la simulation concurrente des comportements fautifs ou fautes. Les barrières au développement d'un simulateur concurrent<br />de fautes comportementales sont le manque de modèles de fautes réalistes et la difficulté à mettre en œuvre les algorithmes<br />concurrents au sein d'un noyau de simulation.<br /> Pour répondre à cette problématique, nous proposons le formalisme BFS-DEVS (Behavioral Fault Simulator for Discrete<br />EVent system Specification). Ce formalisme permet de modéliser et de simuler les fautes comportementales sur des systèmes<br />à événements discrets comme les circuits digitaux décrits en VHDL. Il dérive du formalisme DEVS (Discrete EVent system<br />Specification) introduit par le professeur B.P. Zeigler à la fin des années 70. Le noyau de simulation BFS-DEVS intègre les<br />algorithmes concurrents de la SFC et il s'appuie sur une technique de propagation de listes de fautes au sein des modèles du<br />système. Cette technique améliore la rapidité du processus de simulation car elle permet la détection simultanée de plusieurs<br />fautes et simplifie également l'observabilité des résultats en fin de simulation.

The Software/Hardware Implementation and Research Architecture (SHIRA) is a C to hardware toolchain developed by the Computer Architecture Research Group (CARG) of the University of Ottawa. The framework and algorithms to generate the hardware from an Intermediate Representation (IR) of the C code is needed. This dissertation presents the conceiving, design, and development of a module that generates the hardware for custom instructions identified by specialized SHIRA components without the need for any user interaction. The module is programmed in Java and takes a Data Flow Graph (DFG) as an IR for input. It then generates VHDL code that targets the Altera FPGAs. It is possible to use separate components for each operation or to set a maximum number for each component which leads to component reuse and reduces chip area use. The performance improvement of the generated code is compared to using only the processor’s standard instruction set.