Ce travail de thèse présente la conception d’un convertisseur Buck 3 états pour améliorer le comportement dynamique des tensions d’alimentations des microprocesseurs. La topologie du convertisseur est dans un premier temps, implémentée en technologie IBM CMOS 180 nm pour la validation de la structure 3 états. Le prototype réalisé utilise une tension d’entrée de 3.6V et génère une tension de sortie de 0.8V à 2V. Sa réponse aux transitoires de charge ne montre que 1 à 2% de surtension prouvant ainsi l’avantage du régulateur en dynamique. Le convertisseur 3 états est dans un deuxième temps intégré en technologie 28 nm CMOS HPM (cette technologie est essentiellement utilisée pour les microprocesseurs). Les résultats des tests effectués sur le prototype réalisé confirment les performances en économie d’énergie, de surface et de réponse dynamique. Ce prototype délivre en effet 0.5 à 1.2V en sortie pour 1.8V en entrée et présente un rendement maximal de 90%. Les mesures de régulation dynamique montrent qu’il permet d’obtenir moins de 5% de bruit sur le processeur et 10 mV/ns de commutation de tensio / This thesis work consists into the design of a 3 states buck converter targeting the improvement of dynamic regulation of microprocessors supplies. The topology of the converter is, at first, implemented in IBMCMOS 180 nm technology to validate the transient performances of the3 states regulator. The prototype in 180 nm, uses an input voltage of 3.6V and outputs a voltage in the range of 0.8V to 2V. Its response to load transients shows about 1% of undershoot and 2 % of overshoot, proving a good dynamic behavior for a simple structure compared to state of the art.The 3 states converter is then integrated in 28 nm CMOS HPM (technologymostly used for microprocessors desgn). The experimental results on the prototype confirm the performances in terms of energy and area savings, aswell as dynamic response. The chip delivers 0.5V to 1.2V from a 1.8V supply,and shows a 90% peak efficiency. The measurements of dynamic regulation show less than 5% of noise on the processor supply and 10 mV/ns outputvoltage switching for DVFS purpose.

Ce travail a pour objectifs de comprendre et de prédire les gauchissements de plaquettes en silicium durant le procédé de fabrication des composants électroniques de type PTIC. Ces gauchissements sont en partie responsables de plusieurs problèmes de productivité. Cette étude repose sur un couplage entre les calculs analytiques, la modélisation par élément finis et l’expérimentation. La caractérisation mécanique des films minces constituant l’empilement a été effectuée par des techniques spécifiques comme la nanoindentation complétée par des modélisations numériques. Les contraintes intrinsèques dans les films minces ont été déterminées en couplant des mesures de gauchissements des plaquettes et des calculs par éléments finis. Les valeurs du module d’Young et des contraintes intrinsèques obtenues constituent des variables d’entrée pour calculer les gauchissements de la plaquette par des approches analytiques et numériques. La complexité des structures (plaquettes avec des milliers de puces) a nécessité l’utilisation des modèles d’homogénéisation pour estimer numériquement les gauchissements. Les résultats obtenus ont permis de prédire les gauchissements à l’échelle des plaquettes dans le but d’optimiser les conditions de fabrication afin de minimiser les risques d’apparition des problèmes mécaniques. / The aim of this work is to understand and predict the warpage of silicon wafers during the fabrication process of PTIC microelectronic components. The warpages are partially responsible for several productivity problems. This study is done by coupling analytical calculation, finite element modeling and experimentation. The mechanical characterization of thin films constituting the multi-layered stack has been carried out by an experimental method nanoindentation with the help of a finite element model. The intrinsic stress in the thin films has been determined by coupling measurements of the wafer warpage and a finite element model. The obtained Young’s modulus and intrinsic stress are used to feed the database for calculating the wafer warpage by analytical and numerical approaches. The complexity of the structures (thousands of components in the wafer) required the use of homogenized models to calculate the wafer warpage. These results obtained allow the prediction of the wafer-level warpage in order to optimize the fabrication process flow and therefore reduce the risk of the mechanical problem.

La gestion, la manipulation et le stockage de données sont aujourd’hui de réels challenges. Pour supporter cette réalité, le besoin de technologies mémoires plus efficaces, moins énergivores, moins coûteuses à fabriquer et plus denses que les technologies actuelles s’intensifie. Parmi les technologies mémoires émergentes se trouve la technologie mémoire résistive, dans laquelle l’information est stockée sous forme de résistance électrique au sein d’une couche d’oxyde entre deux électrodes conductrices. Le plus gros frein à l’émergence de tels dispositifs mémoires résistives en matrices passives à deux terminaux est l’existence d’importants courants de fuites (ou sneak paths) venant perturber l’adressage individuel de chaque point de la matrice. Les dispositifs complementary resistive switching (CRS), consistant en deux dispositifs OxRRAM agencés dos à dos, constituent une solution performante à ces courants de fuites et sont facilement intégrables dans le back-end-of-line (BEOL) de la technologie CMOS. Cette thèse a permis d’apporter la preuve de concept de la fabrication et de l’intégration de dispositifs CRS de façon 3D monolithique dans le BEOL du CMOS. / In our digital era, management, manipulation and data storage are real challenges. To support this reality the need for more efficient, less energy and money consuming memory technologies is drastically increasing. Among those emerging memory technologies we find the oxide resistive memory technology (OxRRAM), where the information is stored as the electrical resistance of a switching oxide in sandwich between two metallic electrodes. Resistive memories are really interested if used inside passive memory matrix. However the main drawback of this architecture remains related to sneak path currents occurring when addressing any point in the passive matrix. To face this problem complementary resistive switching devices (CRS), consisting in two OxRRAM back to back, have been proposed as efficient and costless BEOL CMOS compatible solution. This thesis brought the proof of concept of fabrication and 3D monolithic integration of CRS devices in CMOS BEOL.

Ce manuscrit présente l'intégration conjointe d'un banc de mesure de bruit de phase et de résonateurs BAW sur lesquels doit s'effectuer la mesure. Une tendance actuelle vise à intégrer à côté de systèmes plus ou moins complexes, des circuits permettant d'en faciliter les tests. L'intégration du banc de mesure de bruit de phase permet de nous affranchir des contraintes provenant de la mesure externe sous pointes et du coût élevé associé. L'intégration simultanée des circuits de tests avec les systèmes à mesurer, permet également d'exploiter pleinement les possibilités d'appariement de composants disponibles sur un même substrat. Ce type de mesure On-Chip simplifie considérablement la procédure de test, en minimisant l'utilisation de matériel de mesure externe encombrant et de coût élevé. Elle évite aussi les dispersions inhérentes à l'utilisation de composants discrets externes, offrant la possibilité de suivre facilement l'évolution des caractéristiques du système, soit dans le temps, soit après divers types de dégradations. Cette mesure intégrée conduit naturellement à la conception de circuits autotestables, et donc autoreconfigurables. Notre travail de thèse a consisté à définir l'architecture, ainsi que le dimensionnement des différents éléments du banc de mesure, en fonction de la précision de mesure souhaitée. Nous avons montrer qu'un système d'instrumentation performant peut s'intégrer dans une technologie SiGe standard.

De plus en plus d'applications spécifiques embarquées exigent de larges blocs de mémoires statiques SRAM. En particulier il y a un besoin de mémoires inconditionnellement actives pour lesquelles la consommation d'énergie est un paramètre clé. Par exemple les réseaux sans fil hétérogènes sont caractérisés par plusieurs interfaces tournées vers des réseaux différents, donc de multiples adresses IP simultanées. Une grande quantité de mémoire est mobilisée et pose un sérieux problème de consommation d'énergie vis-à-vis de l'autonomie de système mobile. La stratégie classique d'extinction des blocs mémoire momentanément non opérationnelle ne permet qu'une réduction faible en consommation et limite les performances dynamiques du système. Il y a donc un réel besoin pour une mémoire toujours opérationnelle avec un très faible bilan énergétique. Par ailleurs les technologies CMOS avancées posent le problème de la variabilité et la conception de mémoire SRAM doit aboutir à un niveau de fiabilité très grand. La thèse discute les verrous techniques et industriels concernant la mémoire embarquée SRAM très faible consommation. Le cas de la mémoire toujours opérationnelle représente un défi pertinent. Un état de l'art balaie les architectures SRAM avec plusieurs points de vue. Une discussion à propos de la modélisation analytique statistique comme moyen de simplification de la conception en 32nm a été développée. Une cellule alternative aux 6T, 7T et 8T, laquelle est appelée 5T-Portless présente des avantages et des performances qui repose sur son fonctionnement en mode courant à l'origine de la réduction significative de la consommation dynamique ajoutée à une cellule intrinsèquement peu fruiteuse. Un démonstrateur de 64kb (1024x64b) en CMOS32nm a été réalisé, les résultats de mesure confirment l'intérêt industriel de cette mémoire. / The PhD thesis focuses on the always-on low power SRAM memories (essentially low dynamic power) in thin CMOS technology node CMOS 32nm and beyond. It reviews the state of the art of the eSRAM and describes different techniques to reduce the static and dynamic power consumption with respect the variability issue. Main techniques of power reduction are reviewed with their contributions and their limitations. It presents also a discussion about a statistical variability modeling and the variability effects on the yield. An original low power architecture based on 5T-Portless bit-cell is presented, with current mode read/write operations, as an ideal candidate for the always-on SRAM memories. A test chip implementation in CMOS 32nm of the 5T-Porless is designed and a comparison with an existing 6T SRAM memory is presented based on simulation. Some test chip functionality results and power consumption are performed. Finally the conclusion highlights the major contributions of the study and discusses the various simplification assumptions to see possible limitations. It is concluded affirmatively about industrial interest of the 5T-Portless SRAM for always-on embedded applications. Perspectives concern the analytical modeling for statistical behavior of SRAM as the Monte-Carlo approach is no more practicable. The migration of the 5T-Portless SRAM may be already considered in advanced nodes.

Les mémoires non-volatiles programmables une fois sont en plein essor dans le monde de l’électronique embarquée. La traçabilité, la configuration ou encore la réparation de systèmes sur puce avancés font partis des applications adressées par ce type de mémoire. Plus particulièrement, la technologie antifusible présente des propriétés de sécurité autorisant le stockage d’information sensible.Ce travail de thèse est orienté vers la compréhension des mécanismes de claquage d’oxydes minces sollicités pour la programmation des cellules antifusibles ainsi que l’intégration au niveau système de moyens de détections. Une première étape fut d’étudier les phénomènes de claquage de diélectrique type SiO2 et à haute permittivité sous l’application d’un fort champ ́électrique. Des techniques de mesures dédiées ont été développées afin de réaliser des caractérisations dans les conditions de programmation des mémoires antifusible sollicitant des temps au claquage inférieurs à la micro-seconde. Ces mesures ont ensuite permis l’étude statistique du claquage des diélectriques ainsi que la modélisation sous de hautes tensions ; hors des gammes étudiées traditionnellement dans le domaine de la fiabilité. Le modèle proposé permet l’optimisation des dimensions d’une cellule élémentaire en fonction d’un temps au claquage défini au préalable. Un mécanisme inattendu occasionnant un sur courant substrat a également été mis en évidence pendant la phase de programmation. L’étude de ce phénomène a été réalisée par des caractérisations électriques et des simulations afin de conclure sur l’hypothèse d’un déclenchement d’un transistor bipolaire parasite de type PNP dans la cellule antifusible. L’impact des conditions de programmation sur le courant de lecture mesuré sous une basse tension a également été analysé. Des structures de tests analogiques dédiés ont été conçues afin de contrôler l’amplitude du courant de programmation. Le contrôle du temps de programmation est quant à lui accompli par un système de détection de courant et de temporisation. Finalement, ces solutions sont validées par un démonstrateur d’une capacité de 1-kb conçu et fabriqué sur une technologie CMOS standard avancée 32nm. / Non-volatile one-time programmable memories are gaining an ever growing interest in embedded electronics. Chip ID, chip configuration or system repairing are among the numerous applications addressed by this type of semiconductor memories. In addition, the antifuse technology enables the storage of secured information with respect to cryptography or else. The thesis focuses on the understanding of ultrathin gate-oxide breakdown physics that is involved in the programming of antifuse bitcells. The integration of advanced programming and detection schemes is also tackled in this thesis. The breakdown mechanisms in the dielectric material SiO2 and high-K under a high electric field were studied. Dedicated experimental setups were needed in order to perform the characterization of antifuse bitcells under the conditions define in memory product. Typical time-to-breakdown values shorter than a micro second were identified. The latter measurements allowed the statistical study of dielectric breakdown and the modeling in a high voltage range, i.e. beyond the conventional range studied in reliability. The model presented in this PhD thesis enables the optimization of the antifuse bitcell sizes according to a targeted mean time-to- breakdown value. A particular mechanism leading to a high bulk current overshoot occuring during the programming operation was highlighted. The study of this phenomenon was achieved using electrical characterizations and simulations. The triggering of a parasitic P-N-P bipolar transistor localized in the antifuse bitcell appeared as a relevant hypothesis. The analysis of the impact of the programming conditions on the resulting read current measured under a low voltage was performed using analog test structures. The amplitude of the programming current was controlled in an augmented antifuse bitcell. The programming time is controlled by a programming detection system and a delay. Finally, these solutions are to be validated using a 1-kb demonstrator yet designed and fabricated in a logic 32-nm CMOS process.

L’industrie microélectronique est régie depuis plusieurs années par la loi de miniaturisation. En particulier, en technologie CMOS, les procédés de fabrication de l’oxyde permettant l’isolation électrique entre les transistors nécessitent sans cesse d’être améliorés pour répondre aux défis de cette loi. Ainsi, on est passé du procédé d’isolation par oxydation localisée de silicium (LOCOS) au procédé d’isolation par tranchées (STI). Cependant, ce dernier a montré pour les technologies en développement des limitations liées au remplissage non parfait par la silice de tranchées de moins en moins larges (Voiding) et au ‘‘surpolissage’’ des zones les plus larges (Dishing). Le procédé FIPOS (full isolation by porous oxidation of silicon) a été donc proposé comme solution alternative. Il est basé sur la formation sélective et localisée du silicium poreux qui est transformé ensuite en silice par un recuit oxydant. Cette piste prometteuse a constitué le point de départ de ce travail. Dans ce contexte, la thèse s’est focalisée sur deux axes principaux qui concernaient d’une part la maîtrise du procédé d’anodisation électrochimique pour la formation du silicium poreux et d’autre part l’optimisation du procédé d’oxydation. Dans une première partie de notre travail, l’analyse des caractéristiques courant-tension I-V menée sur le silicium durant son anodisation électrochimique a permis de montrer que la formation du silicium poreux dépend fortement de la concentration en dopants. Cette propriété nous a permis de développer une technique simple d’extraction du profil de dopage dans le silicium de type p par voie électrochimique. On a montré que la résolution en profondeur de cette technique est liée au niveau du dopage et s’approche de celle du SIMS (spectroscopie de masse d'ions secondaires) pour les fortes concentrations avec une valeur estimée à 60 nm/décade. Dans une deuxième partie, nous avons mis en évidence la formation localisée du silicium poreux oxydé. En effet, un choix judicieux du potentiel d’anodisation permet de rendre poreux sélectivement des régions fortement dopées implantées sur un substrat de silicium faiblement dopé. Ces régions sont ensuite transformées en oxyde par un recuit oxydant. Par ailleurs, les conditions optimales des processus d’oxydation et d’anodisation permettant d’obtenir un oxyde final de bonne qualité diélectrique sont analysées. / The microelectronic industry is still ruled up to now by the law of miniaturization or scaling. In particular, in CMOS (complementary metal-oxide semiconductor) technology, the oxide allowing electric isolation between p- and n-MOS transistors has also been scaled down and has then exhibited different technological processes going from LOCOS (local oxidation of silicon) to STI (shallow trench isolation) and arriving to FIPOS (full isolation by porous oxidation of silicon). The latter seems to be the most promising alternative solution that can overcome actual limitations of voiding and dishing encountered in the STI process. The approach, which is based on selective formation of porous silicon and its easy transformation to silicon dioxide, has aroused our motivation to be well studied. In this context, the PhD project has first focused on the understanding of electrochemical porous silicon formation, and then on the study of porous silicon oxidation. In a first part of our work, we emphasize the dependence of porous silicon formation with the silicon doping concentration through the investigation of current-voltage I-V characteristics measured on p- and n-type silicon electrodes during electrochemical anodization. Taking advantage of this dependence, we have developed a very simple electrochemical method allowing an accurate determination of doping profiles in p-type silicon. It has been shown that the depth resolution of the technique is readily linked to the doping level and it approaches that of the secondary ion mass spectroscopy (SIMS) analysis for high doping concentrations with an estimated value of 60 nm/decade. In a second step, we highlight the selective formation of oxidized porous silicon. In fact, with a correct choice of the applied potential during anodization, only highly doped regions implanted on a lightly doped silicon wafer are preferentially turned into porous silicon and subsequently oxidized. Furthermore, we give the optimum conditions for oxidation and anodization processes which result in an insulating oxide of reliable dielectric properties.

La miniaturisation de la structure de transistor MOS a conduit à l'amincissement de l’oxyde de grille. Ainsi, la dégradation et le claquage sous contrainte électrique est devenu l'un des problèmes de fiabilité les plus importants des couches minces d'oxydes. L'utilisation de techniques de caractérisation permettant de mesurer les courants de fuite avec une résolution spatiale nanométrique a montré que le phénomène de claquage des oxydes est un phénomène très localisé. Le diamètre des «points chauds», des endroits où le courant de fuite est très élevé pour une tension appliquée continue, peut-être de quelques nanomètres uniquement. Ceci illustre pourquoi les méthodes de caractérisation avec une résolution spatiale à l’échelle nanométrique peuvent fournir des informations supplémentaires par rapport à la caractérisation classique macroscopique. Il y a deux instruments, dérivés de la microscopie à force atomique (AFM) qui peuvent être utilisés pour faire ce travail, soit le Tunneling Atomic Force Microscope (TUNA) ou le Conductive Atomic Force Microscope (C-AFM). Le mode TUNA qui est utilisé dans notre travail est capable de mesurer des courants très faibles variant entre 60 fA et 100 pA. Notre travail peut être divisé en deux thèmes principaux: - La caractérisation électrique des couches minces d'oxydes high-k (LaAlO3 et Gd2O3) à l'échelle nanométrique en utilisant le Dimension Veeco 3100 où nous avons montré que la différence de leurs techniques d'élaboration influe largement sur le comportement électrique de ces oxydes. - Les caractérisations électriques et physiques à l’échelle nanométrique des couches minces d’oxydes thermiques SiO2 sous différentes atmosphères, c.à.d. dans l'air et sous vide (≈ 10-6 mbar) en utilisant le microscope Veeco E-Scope. L'influence de l’atmosphère a été bien étudiée, où nous avons montré que les phénomènes de claquage des couches minces d'oxydes peuvent être fortement réduits sous vide surtout en l'absence du ménisque d'eau sur la surface de l'oxyde pendant les expériences. En utilisant les plusieurs modes de l'AFM, il a été démontré que l'existence de bosses anormales (hillocks) sur la surface de l'oxyde après l'application d'une tension électrique est une combinaison de deux phénomènes: la modification morphologique réelle de la surface de l'oxyde et la force électrostatique entre les charges piégées dans le volume de l'oxyde et la pointe de l'AFM. Selon les images du courant obtenues par AFM en mode TUNA, deux phénomènes physiques pour la création de ces hillocks ont été proposés: le premier est l'effet électro-thermique et la seconde est l'oxydation du substrat Si à l’interface Si/oxyde. / Miniaturization of the MOS transistor structure has led to the high thinning of the gate oxide. Hence, degradation and breakdown under electrical stress became one of the important reliability concerns of thin oxide films. The use of characterization techniques allowing to measure leakage currents with a nanometric spatial resolution has shown that breakdown phenomenon of oxides is a highly localized phenomenon. So called “hot spots”, places where the leakage current is very high for a given applied continuous voltage, can be several nanometers wide only. This illustrates why nanometric characterization methods with a nanometer range spatial resolution provide additional information compared to the classical macroscopic characterization. There are two instruments that can be used to do this job, either the Tunneling Atomic Force Microscope (TUNA) or the Conductive Atomic Force Microscope (C-AFM). TUNA which is used in our work is capable to measure very low currents ranging between 60 fA and 100 pA. Our work can be divided into two principle topics: - Electrical characterization of thin high-k oxides (LaAlO3 and Gd2O3) at the nano-scale using the Veeco Dimension 3100 where we have shown that the difference in their elaboration techniques largely influence the electrical behavior of these oxides. - Nano-scale electrical and physical characterization of thin SiO2 thermal oxides in different surrounding ambient, that is in air and under vacuum (≈ 10-6 mbar) using the Veeco E-scope microscope. The influence of the experiment surrounding ambient has been well studied where we have shown that the breakdown phenomena of thin oxide films can be highly reduced under vacuum especially in the absence of the water meniscus on the oxide’s surface under study. Using different AFM modes, it was demonstrated that the existence of the well-known hillock (protrusions) on the oxide’s surface after the application of an electrical stress is a combination of two phenomena: the real morphological modification of the oxide’s surface and the electrostatic force between the trapped charges in the oxide’s volume and the AFM tip. Depending on the current images obtained by TUNA AFM mode, two physical phenomena for the creation of these hillocks have been proposed: the first is the electro-thermal effect and the second is the oxidation of the Si substrate at the Si/oxide interface.

Dans les années à venir, l’industrie de la microélectronique doit développer de nouvelles filières technologiques qui pourront devenir des successeurs ou des compléments de la technologie CMOS ultime. Parmi ces technologies émergentes relevant du domaine ‘‘Beyond CMOS’’, ce travail de recherche porte sur les transistors mono-électroniques (SET) dont le fonctionnement est basé sur la quantification de la charge électrique, le transport quantique et la répulsion Coulombienne. Les SETs doivent être étudiés à trois niveaux : composants, circuits et système. Ces nouveaux composants, utilisent à leur profit le phénomène dit de blocage de Coulomb permettant le transit des électrons de manière séquentielle, afin de contrôler très précisément le courant véhiculé. Ainsi, le caractère granulaire de la charge électrique dans le transport des électrons par effet tunnel, permet d’envisager la réalisation de transistors et de cellules mémoires à haute densité d’intégration, basse consommation. L’objectif principal de ce travail de thèse est d’explorer et d’évaluer le potentiel des transistors mono-électroniques double-grille métalliques (DG-SETs) pour les circuits logiques numériques. De ce fait, les travaux de recherches proposés sont divisés en trois parties : i) le développement des outils de simulation et tout particulièrement un modèle analytique de DG-SET ; ii) la conception de circuits numériques à base de DGSETs dans une approche ‘‘cellules standards’’ ; et iii) l’exploration d’architectures logiques versatiles à base de DG-SETs en exploitant la double-grille du dispositif. Un modèle analytique pour les DG-SETs métalliques fonctionnant à température ambiante et au-delà est présenté. Ce modèle est basé sur des paramètres physiques et géométriques et implémenté en langage Verilog-A. Il est utilisable pour la conception de circuits analogiques ou numériques hybrides SET-CMOS. A l’aide de cet outil, nous avons conçu, simulé et évalué les performances de circuits logiques à base de DG-SETs afin de mettre en avant leur utilisation dans les futurs circuits ULSI. Une bibliothèque de cellules logiques, à base de DG-SETs, fonctionnant à haute température est présentée. Des résultats remarquables ont été atteints notamment en terme de consommation d’énergie. De plus, des architectures logiques telles que les blocs élémentaires pour le calcul (ALU, SRAM, etc.) ont été conçues entièrement à base de DG-SETs. La flexibilité offerte par la seconde grille du DG-SET a permis de concevoir une nouvelle famille de circuits logiques flexibles à base de portes de transmission. Une réduction du nombre de transistors par fonction et de consommation a été atteinte. Enfin, des analyses Monte-Carlo sont abordées afin de déterminer la robustesse des circuits logiques conçus à l'égard des dispersions technologiques. / In this work, we have presented a physics-based analytical SET model for hybrid SET-CMOS circuit simulations. A realistic SET modeling approach has been used to provide a compact SET model that takes several conduction mechanisms into account and closely matches experimental SET characteristics. The model is implemented in Verilog-A language, and can provide suitable environment to simulate hybrid SET-CMOS architectures. We have presented logic circuit design technique based on double gate metallic SET at room temperature. We have also shown the flexibility that the second gate can bring in order to configure the SET into P-type and N-type. Given that the same device is utilized, the circuit design approach exhibits regularity of the logic gate that simplifies the design process and leads to reduce the increasing process variations. Afterwards, we have addressed a new Boolean logic family based on DG-SET. An evaluation of the performance metrics have been carried out to quantify SET technology at the circuit level and compared to advanced CMOS technology nodes. SET-based static memory was achieved and performances metrics have been discussed. At the architectural level, we have investigated both full DG-SET based arithmetic logic blocks (FA and ALU) and programmable logic circuits to emphasize the low power aspect of the technology. The extra power reduction of SETs based logic gates compared to the CMOS makes this technology much attractive for ultra-low power embedded applications. In this way, architectures based on SETs may offer a new computational paradigm with low power consumption and low voltage operation. We have also addressed a flexible logic design methodology based on DG-SET transmission gates. Unlike conventional design approach, the XOR / XNOR behavior can be efficiently implemented with only 4 transistors. Moreover, this approach allows obtaining reconfigurable XOR / XNOR gates by swapping the cell biasing. Given that the same device is utilized, the structure can be physically implemented and established in a regular manner. Finally, complex logic gates based on DG-SET transmission gates offer an improvement in terms of transistor device count and power consumption compared to standard complementary SETs implementations.Process variations are introduced through our model enabling then a statistical study to better estimate the SET-based circuit performances and robustness. SET features low power but limited operating frequency, i.e. the parasitics linked to the interconnects reduce the circuit operating frequency as the SET Ion current is limited to the nA range. In term of perspectives: i) detailed studying the impact on SET-based logic cells of process variation and random back ground charge ii) considering multi-level computational model and their associate architectures iii) investigating new computation paradigms (neuro-inspired architectures, quantum cellular automata) should be considered for future works.

L’objectif de cette thèse est de développer un détecteur innovant de particules chargées, dénommé 3D Silicon Coincidence Avalanche Detector (3D-SiCAD), réalisable en technologie silicium CMOS standard avec des techniques d’intégration 3D. Son principe de fonctionnement est basé sur la détection en "coïncidence" entre deux diodes à avalanche en mode "Geiger" alignées verticalement, avec la finalité d’atteindre un niveau de bruit bien inférieur à celui de capteurs à avalanche standards, tout en gardant les avantages liés à l’utilisation de technologies CMOS; notamment la grande variété d’offres technologiques disponibles sur le marché, la possibilité d’intégrer dans un seul circuit un système complexe de détection, la facilité de migrer et mettre à jour le design vers une technologie CMOS plus moderne, et le faible de coût de fabrication. Le détecteur développé dans ce travail se révèle particulièrement adapté au domaine de la physique des particules de haute énergie ainsi qu’à la physique médicale - hadron thérapie, où des performances exigeantes sont demandées en termes de résistance aux rayonnements ionisants, "material budget", vitesse, bruit et résolution spatiale. Dans ce travail, un prototype a été conçu et fabriqué en technologie HV-CMOS 0,35µm, en utilisant un assemblage 3D de type "flip-chip" avec pour finalité de démontrer la faisabilité d’un tel détecteur. La caractérisation du prototype a finalement montré que le dispositif développé permet de détecter des particules chargées avec une excellente efficacité de détection, et que le mode "coïncidence" réduit considérablement le niveau de bruit. Ces résultats très prometteurs mettent en perspective la réalisation d’un système complet de détection CMOS basé sur ce nouveau concept. / The objective of this work is to develop a novel position sensitive charged particle detector referred to as "3D Silicon Coincidence Avalanche Detector" (3D-SiCAD). The working principle of this novel device relies on a "time-coincidence" mode detection between a pair of vertically aligned Geiger-mode avalanche diodes, with the aim of achieving negligible noise levels with respect to detectors based on conventional avalanche diodes, such as Silicon Photo-Multipliers (SiPM), and, at the same time, providing single charged particle detection capability thanks to the high charge multiplication gain, inherent of the Geiger-mode operation. A 3D-SiCAD could be particularly suitable for nuclear physics applications, in the field of High Energy Physics experiments and emerging Medical Physics applications such as hadron-therapy and Proton Computed Tomography whose future developments demand unprecedented figures in terms of material budget, noise, spatial resolution, radiation hardness, power consumption and cost-effectiveness. In this work, a 3D-SiCAD demonstrator has been successfully developed and fabricated in the Austria Micro-Systems High-Voltage 0.35 μm CMOS technology by adopting a “flip-chip” approach for the 3D-assembling. The characterization results allowed demonstrating the feasibility of this novel device and validating the expected performances in terms of excellent particle detection efficiency and noise rejection capability with respect to background counts.