La méthode de conception logique de cellules MOS tient compte des problèmes d'implantation (diffusion, dépôt métallique (AL) et masquage) en technologies NMOS et CMOS dans l'ordonnancement optimise des variables. La forme arborescente série-parallèle est simplifiée par compactage des transistors. Étapes de minimisation. Application aux portes complexes NMOS et CMOS et aux macro-cellules les utilisant pour des fonctions logiques. Fonctions réalisées en logique de transfert se prêtant à l'implantation automatisée. Application à la conception de circuits complexes : circuit d'extraction de racine carrée et multiplicateur. Problèmes de synchronisation et temporisation.

Depuis 40 ans, suivant le rythme dicté par la loi de Moore, la microélectronique évolue de façon continue grâce à la réduction constante des dimensions des transistors MOS. Celle-ci a entraîné pour les grilles polycristallines des transistors PMOS l'apparition de la déplétion de grille et de la pénétration du bore dans l'isolant, dégradant fortement leurs performances, lorsque le dopage par implantation ionique est utilisé. Afin de réduire ces deux effets, nous proposons une autre forme de dopage pour l'électrode de grille: un dépôt de silicium amorphe à basse température, dopé bore in-situ, à partir de BCl3 et de Si2H6. Le premier chapitre de cette thèse est consacré à une étude bibliographique portant sur l'état de l'art et les solutions technologiques proposées pour améliorer les performances des transistors MOS. A partir de cette étude, nous montrons tout l'intérêt de la solution technologique que nous proposons. Le second chapitre est dédié au développement de simulateurs capacité-tension et courant-tension. Nous montrons que la prise en compte du confinement des porteurs aux interfaces est indispensable afin d'extraire les paramètres des composants avec le maximum de précision lors de la caractérisation électrique. Enfin, dans le troisième chapitre, nous donnons les résultats des études expérimentales de la couche de polysilicium (résistivité, contraintes, rugosité&) et de capacités MOS polySi(P+) / SiO2 (3,8nm) / Si. Malgré une amélioration nécessaire de la fiabilité de la couche de SiO2, la caractérisation nous montre que la déplétion de grille est pratiquement inexistante.

Nos travaux concernent la modélisation des structures MOS affectées par des défauts qui détériorent leurs propriétés électriques et par conséquent celles des dispositifs mémoires. Nous avons attaché une grande importance à la compréhension des phénomènes liés à la miniaturisation de la capacité et du transistor MOS qui sont les composants électroniques élémentaires des mémoires. Nos modèles basés sur de nombreuses études réalisées sur ces sujets, représentent de nouveaux outils d'analyses pour créer les modèles de base décrivant le fonctionnement plus complexe des dispositifs mémoires. Après un rappel des notations et des équations de base utilisées pour les capacités MOS et les transistors MOS, nous retraçons l'évolution des dispositifs mémoires jusqu'aux mémoires à nanocristaux. Dans une deuxième partie de notre travail, nous décrivons les différentes modélisations de la capacité MOS développées en fonction de l'effet parasite considéré : la poly-désertion de la grille, la non uniformité du dopage du substrat, de l‘épaisseur d'oxyde et des charges fixes présentes dans la couche d'isolant. Nous avons ainsi pu proposer une méthode de détermination de la répartition de la charge générée dans l'oxyde par des stress électriques ainsi qu'une analyse de l'origine de ces charges. La troisième partie est consacrée aux modélisations du transistor MOS basées sur une approche segmentée. Celle-ci a été appliquée à l'étude des résistances séries et aux modélisations des dopages (grille et substrat), puis étendue à la modélisation des transistors à isolants ultra-minces. Nous présentons notamment les modifications de la caractéristique IDS(VGS,VDS) du transistor MOS induites par les non uniformités énumérées ci-dessus. Enfin, nous appliquons nos modèles aux mémoires à nanocristaux de silicium. Nous proposons une modélisation de la charge localisée dans les nodules proches du drain, ce qui nous a permis de développer un modèle simulant l'opération d'écriture de ces mémoires. Les caractérisations électriques de ces structures à piégeages discrets sont également analysées à l'aide de nos modèles.

Cette thèse présente une étude du transport électronique à basse température dans des transistors à effet de champ nanométriques en silicium sur isolant. Leur comportement électrique dépend notamment de la constitution des jonctions entre les réservoirs et le canal, qui est déterminée lors de la fabrication par l'utilisation d'espaceurs de part et d'autre de la grille. Cette différence de comportement est exacerbée à basse température. Dans des transistors très courts, de longueur de grille typique égale à 30 nm, compte tenu de la diffusion des dopants lors du recuit d'activation, il est possible d'obtenir sous la grille un unique donneur bien couplé aux deux réservoirs. Sa présence est révélée par de l'effet tunnel résonant à travers les niveaux d'énergie associés à ses orbitales, observé à basse température à des tensions de grille inférieures au seuil du transistor. L'estimation de l'énergie d'ionisation de ce donneur donne une valeur supérieure à la valeur attendue pour un donneur dans du silicium massif, ce qui est attribué à l'effet du confinement diélectrique du donneur. À l'inverse, il est possible de définir des résistances d'accès au canal suffisantes pour y confiner les électrons. Un transistor se comporte alors comme un transistor mono-électronique à basse température, dont l'îlot est situé sous la grille. Ce moyen de créer un transistor mono-électronique est étendu à des systèmes d'îlots couplés, en déposant plusieurs grilles entre la source et le drain. Plusieurs comportements sont obtenus selon l'écart entre les grilles et la longueur des espaceurs. Ces systèmes sont utilisés pour réaliser le transfert d'un électron unique.

Afin de satisfaire aux exigences de plus en plus contraignantes imposées par la Roadmap ITRS, l'industrie microélectronique doit aujourd'hui envisager un certain nombre de révolutions dans ses procédés de fabrication des composants. En effet, la seule miniaturisation des dimensions du transistor à effet de champ Métal-Oxyde-Semiconducteur (MOSFET) ne suffit plus à améliorer les performances des dispositifs électroniques et de nouvelles approches doivent être imaginées. Parmi les solutions envisagées, l'une des plus prometteuses consiste à remplacer l'isolant de grille «historique» en oxyde de silicium (SiO2) et la grille en polysilicium par un couple constitué d'une grille métallique et d'un matériau isolant possédant une plus forte permittivité diélectrique. Ce travail présente ainsi les effets du couple grille TiN/dioxyde d'hafnium HfO2 sur les performances électriques d'un MOSFET en étudiant un paramètre caractéristique du transport électrique dans le canal de conduction, à savoir la mobilité des porteurs libres en régime d'inversion. Pour ce faire, une étude théorique des différentes interactions limitant la mobilité des porteurs dans ces nouvelles architectures a d'une part été réalisée. D'autre part, des techniques expérimentales innovantes d'extraction de la mobilité ont été développées (magnétorésistance, split C-V pulsé) pour caractériser finement nos dispositifs. La conjonction de ces deux approches a ainsi permis de déterminer avec précision les interactions prédominantes dans la réduction de mobilité des porteurs liées à l'utilisation d'une grille métallique TiN et d'un oxyde de grille de forte permittivité HfO2.

La miniaturisation des composants électroniques qui permet aujourd'hui une intégration à grande échelle a été possible grâce aux innovations des procédés de fabrication. Ces modifications affectent profondément le comportement électrique des transistors MOS lorsque la longueur de grille devient inférieure à 100nm, altérant notre compréhension physique de ce dispositif. Ce travail de thèse se situe dans le domaine de l'étude des performances des transistors fabriqués dans les filières avancées (technologies sub-45nm) et l'analyse de leur réponse électrique. Il propose d'améliorer les méthodologies existantes et apporte de nouvelles techniques d'extraction qui permettent une analyse des paramètres électriques valide dans un environnement industriel, sur des transistors courts. L'utilisation des ces nouvelles techniques permet une compréhension physique plus juste, utile pour prédire les performances des technologies futures.

Dans le cadre de la réduction des dimensions des technologies CMOS, le module de jonction apparaît comme un point bloquant pour l'amélioration des performances. En particulier, la hauteur de barrière entre le siliciure et le silicium limite le courant passant du transistor. Cette thèse adresse spécifiquement la problématique du contrôle de la hauteur de barrière suivant deux directions. D'une part, nous étudions l'intérêt d'une modification du métal formant le siliciure. D'autre part, nous évaluons le potentiel des techniques de ségrégation de dopants pour la modulation de la hauteur de barrière. Dans un premier temps, nous démontrons les difficultés liées à l'intégration des siliciures de type n (ErSi). Par ailleurs, nous mettons en évidence le fort potentiel du siliciure de platine (PtSi). En effet, ce matériau présente une stabilité thermique supérieure au siliciure de référence (NiSi) et montre une faible barrière à l'injection de trous. De plus, nous montrons que les techniques de ségrégation de dopants permettent d'obtenir de faibles hauteurs de barrières pour l'injection des électrons. Le PtSi apparaît donc comme un candidat à fort potentiel pour les futures technologies CMOS. Après avoir montré les inconvénients majeurs posés par l'intégration auto-alignée du PtSi grâce au procédé standard par eau régale, nous proposons une nouvelle méthode de retrait sélectif basée sur la transformation du métal non réagi en un germaniure facilement retiré par des chimies conventionnelles. En conclusion, nous intégrons le PtSi dans un procédé de fabrication industriel afin de démontrer des performances électriques à l'état de l'art des technologies CMOS les plus avancées.

Signal-integrity degradation from such factors as supply and substrate noise and cross talk between interconnects restricts the performance advances in Very Large Scale Integration (VLSI). To avoid this and to keep the signal-integrity, accurate measurements of the on-chip signal must be performed to get an insight in how the physical phenomenon affects the signals. High-speed digital signals can be taken off chip, through buffers that add delay. Propagating a signal through buffers restores the signal, which can be good if only information is wanted. But if the waveform is of importance, or if an analog signal should be measured the restoration is unwanted. Analog buffers can be used but they are limited to some hundred MHz. Even if the high-speed signal is taken off chip, the bandwidth of on-chip signals is getting very high, making the use of an external oscilloscope impossible for reliable measurement. Therefore other alternatives must be used. In this work, an on-chip measuring circuit is designed, which makes use of the principle of a sampling oscilloscope. Only one sample is taken each period, resulting in an output frequency much lower than the input frequency. A slower signal is easier to take off-chip and it can easily be processed with an ordinary oscilloscope.

<p>Signal-integrity degradation from such factors as supply and substrate noise and cross talk between interconnects restricts the performance advances in Very Large Scale Integration (VLSI). To avoid this and to keep the signal-integrity, accurate measurements of the on-chip signal must be performed to get an insight in how the physical phenomenon affects the signals. </p><p>High-speed digital signals can be taken off chip, through buffers that add delay. Propagating a signal through buffers restores the signal, which can be good if only information is wanted. But if the waveform is of importance, or if an analog signal should be measured the restoration is unwanted. Analog buffers can be used but they are limited to some hundred MHz. Even if the high-speed signal is taken off chip, the bandwidth of on-chip signals is getting very high, making the use of an external oscilloscope impossible for reliable measurement. Therefore other alternatives must be used. </p><p>In this work, an on-chip measuring circuit is designed, which makes use of the principle of a sampling oscilloscope. Only one sample is taken each period, resulting in an output frequency much lower than the input frequency. A slower signal is easier to take off-chip and it can easily be processed with an ordinary oscilloscope.</p>

ANALYSE DES MECANISMES QUI REGISSENT LE FONCTIONNEMENT, STATISTIQUE ET DYNAMIQUE DU TRANSISTOR MOS A CANAL VERTICAL, QUI APPARTIENT A LA FAMILLE DES TRANSISTORS MOS DE PUISSANCE. ON DECRIT LES PRINCIPALES STRUCTURES MOS DE PUISSANCE REALISEES DANS LE MONDE, LEURS PARTICULARITES ET LEURS CARACTERISTIQUES ELECTRIQUES. EQUATIONS DE FONCTIONNEMENT DE CE TYPE DE TRANSISTOR EN REGIME STATIQUE, ET PROPOSITION D'UN MODELE DYNAMIQUE, BASE SUR LA THEORIE DES CHARGES SUR LES ELECTRODES. ETUDE THEORIQUE ET EXPERIMENTALE DES PPTES FREQUENTIELLES DU TRANSISTOR VMOS. CARACTERISATION D'UN AMPLIFICATEUR LARGE BANDE UTILISANT CE COMPOSANT