Cette thèse discute dans un premier temps des propriétés et des concepts des langages de description du matériel HDL. Ensuite, le langage FIDEL pour la description (fonctionnelle, structurelle) et la simulation de circuits intégrés VLSI est présenté, en insistant sur les différentes caractéristiques de ce langage qui sont adaptées à une simulation hiérarchique et multi-niveaux. Deux outils de simulation, logico-fonctionnelle et electrico-fonctionnelle, sont présentés. Ces deux outils présentent une avancée dans le domaine de la simulation dans le but de garder la précision tout en diminuant le cout de simulation des circuits VLSI. Une évaluation des différents langages de description selon leurs domaines d'application et propriétés est présentée. Au vu de cette évaluation, FIDEL s'insère en bonne place, tant au niveau des concepts que de l'utilisation pratique

La technologie CMOS SOI (« Silicon On Insulator ») a déjà montré son intérêt pour les circuits numériques par rapport à la technologie CMOS sur substrat massif (« bulk »). Avec l'entrée des technologies CMOS dans l'ère des dimensions nanométriques, les transistors atteignent des fréquences de coupures élevées, ouvrant la voie aux applications hyperfréquences et de ce fait à l'intégration sur la même puce des circuits numériques, analogiques et hyperfréquences. Cependant, la piètre qualité des éléments passifs reste le principal verrou des technologies CMOS pour y parvenir.<br />Les travaux effectués lors de cette thèse portaient sur l'étude des aptitudes de la technologie CMOS SOI 130 nm de ST-Microelectronics pour des applications hyperfréquences au-delà de 20 GHz. Ils consistaient plus précisément à concevoir des circuits de démonstration pouvant entrer dans la composition d'une chaîne d'émission/réception. Trois amplificateurs distribués en bande K ont d'abord été conçus et mesurés. Malgré des pertes élevées dans les lignes de transmission limitant ainsi la bande passante et le gain, les performances mesurées montrent l'intérêt de cette technologie pour les hyperfréquences. Ensuite, une nouvelle série de démonstrateurs – amplificateurs distribués, amplificateurs faible bruit et mélangeurs actifs – a été conçue en employant des lignes à plus faibles pertes que celles utilisées précédemment. Les résultats de simulation montrent que le produit gain-bande des amplificateurs distribués a doublé en conservant la même architecture. Les simulations des amplificateurs faible bruit et des mélangeurs actifs montrent des performances à l'état de l'art en CMOS.

Les oxydes forment une classe de matériaux qui couvrent un vaste spectre de fonctionnalités: diélectricité, semiconductivité, métallicité, supraconductivité, optique non linéaire, acoustique, piézoélectricité, ferroélectricité, ferromagnétisme... Dans cette thèse nous avons réalisé l'intégration d'oxydes sous forme de couches minces cristallines sur silicium, en utilisant l'épitaxie par jets moléculaires (EJM). Le premier objectif de la croissance d'oxydes cristallins sur silicium est de réaliser des isolateurs de grille à forte constante diélectrique pour les technologies CMOS avancées " sub-22nm ". L'utilisation de l'oxyde de gadolinium (Gd2O3) a été explorée en détail comme un candidat très prometteur pour remplacer l'oxyde de grille traditionnelle qu'est la silice (SiO2). La croissance épitaxiale de Gd2O3 sur le substrat Si (111) a été réalisée en identifiant les conditions de croissance optimale pour obtenir de bonnes propriétés diélectriques avec notamment l'obtention d'une valeur d'EOT de 0,73nm et des courants de fuite compatibles avec les spécifications de l'ITRS pour les nœuds " sub-22nm ". En outre, les propriétés diélectriques de Gd2O3 ont pu être améliorées en effectuant des recuits post-dépôts. L'autre intérêt d'avoir un empilement d'oxydes cristallins sur silicium repose sur leurs applications potentielles dans les technologies " Plus que Moore " ainsi que pour l' " Intégrations hétérogènes". Le système SrTiO3/Si (001) a été étudié comme un système modèle de l'intégration des oxydes sur semi-conducteur. La cristallinité, la qualité de l'interface oxyde-semiconducteur, l'état de surface et le processus de relaxation de STO déposé sur silicium ont été examinés et analysés, permettant de déterminer des conditions de croissance optimales. Plusieurs processus de croissance ont été réalisés et comparées. Finalement, une couche mince de STO de même qualité qu'un substrat massif a pu être obtenue sur silicium avec une bonne cristallinité et une surface atomiquement lisse. A partir des empilements de Gd2O3/Si et SrTiO3/Si, il a été possible d'intégrer sur silicium des oxydes possédant des fonctionnalités variées comme la ferro-(piézo-)électricité (BaTiO3, PZT et PMN-PT), le ferromagnétisme (LSMO) et l'optoélectronique (Ge). Ces couches minces fonctionnelles sur Si peuvent être alors largement utilisées pour des applications de stockage mémoire, les lasers et les cellules solaires, etc.

Depuis 1995 et la première proposition de remplacer la grille flottante en polysilicium des mémoires non volatiles (MNV) par des nanocristaux de Si (nc-Si), la recherche est très active dans ce domaine. Cette étude se propose d'une part, d'améliorer les caractéristiques d'une MNV à nanocristaux en termes de temps de rétention et d'autre part, d'évaluer les possibilités d'un stockage multibits dans ces nanocristaux. De ce point de vue, le semiconducteur InAs présente des avantages par rapport au Si. En effet, l'InAs possède un offset de bande de conduction plus important que le Si avec l'oxyde SiO2, ce qui devrait conduire à un meilleur confinement des électrons et donc à un meilleur temps de rétention qu'avec le Si. Par ailleurs, la masse effective des porteurs dans l'InAs étant plus faible que celle dans le Si, les niveaux confinés sont mieux séparés, ce qui augmenterait les potentialités de stockage multibits avec des électrons. L'objectif de ma thèse a consisté à évaluer le potentiel d'une MNV à nanocristaux d'InAs (nc-InAs) par comparaison aux MNV à nc-Si. Dans un premier temps, il s'est agi de faire croître, dans un réacteur d'épitaxie par jets moléculaires, des nc-InAs sur un oxyde tunnel SiO2 formé sur un substrat Si. Les nanocristaux sont monocristallins et hémisphériques. Il s'est avéré que la température de croissance joue un rôle prépondérant dans le contrôle de la densité des nc-InAs alors que leur taille (de 2 à 10 nm de hauteur) dépend plutôt de la quantité de matière déposée. Leur densité peut atteindre 7 x 10^11 cm^(-2). Dans un deuxième temps, nous avons fabriqué des structures Métal-Oxyde-Semiconducteur (MOS) à nc-InAs destinées à intégrer des cellules mémoires. Nous avons montré qu'il était possible de charger et de décharger les structures à nc-InAs. Les temps d'écriture et effacement peuvent atteindre 1 us et 0,1 ms respectivement à 12 V et 11 V. Par ailleurs, les mesures des temps de rétention ont démontré que l'utilisation des nc-InAs permet d'augmenter le temps de rétention de 2 décades par rapport aux nc-Si pour une structure de dimensions identiques. Il s'avère que l'amélioration des caractéristiques de rétention des électrons dans les nc-InAs est due à l'offset de bande plus important de l'InAs avec le SiO2 que Si. En conclusion, la maîtrise de la croissance et de l'encapsulation des nc-InAs a permis leur intégration dans des dispositifs mémoires tests qui ont présenté des caractéristiques prometteuses pour les mémoires non volatiles.

DESCRIPTION DES PHENOMENES CITES DANS LES TYPES DE TRANSISTORS SUIVANTS: TRANSISTOR VMOS, TRANSISTOR UMOS, TRANSISTOR HEXFET

Die vorliegende Arbeit beschreibt die Berechnung und Optimierung von Silicon-On-Insulator-Metal-Oxide-Semiconductor-Field-Effect-Transistors, einschließlich noch nicht in Massenproduktion hergestellter neuartiger Transistorarchitekturen für die nächsten Technologiegenerationen der hochleistungsfähigen Logik-MOSFETs mit Hilfe der Prozess- und Bauelementesimulation. Die neuartigen Transistorarchitekturen umfassen dabei vollständig verarmte SOI-MOSFETs, Doppel-Gate-Transistoren und FinFETs. Die statische und dynamische Leistungsfähigkeit der neuartigen Transistoren wird durch Simulation bestimmt und miteinander verglichen. Der mit weiterer Skalierung steigende Einfluss von statistischen Variationen wird anhand der Oberflächenrauheit sowie der Polykantenrauheit untersucht. Zu diesem Zweck wurden Modelle für die Generierung der Rauheit erarbeitet und in das Programmsystem SIMBA implementiert. Die mikroskopische Rauheit wird mit der makroskopischen Bauelementesimulation kombiniert und deren Auswirkungen auf die Standardtransistoren und skalierte Bauelemente aufgezeigt. Zudem erfolgt eine ausführliche Diskussion der Modellierung mechanischer Verspannung und deren Anwendung zur Steigerung der Leistungsfähigkeit von MOSFETs. Die in SIMBA implementierten Modelle zur verspannungs-abhängigen Änderung der Ladungsträgerbeweglichkeit und Lage der Bandkanten werden ausführlich dargestellt und deren Einfluss auf die elektrischen Parameter von MOSFETs untersucht. Weiterhin wird die Verspannungsverteilung für verschiedene Herstellungsvarianten mittels der Prozess-simulation berechnet und die Wirkung auf die elektrischen Parameter dargestellt. Exponential- und Gaußverteilungsfunktionen bilden die Grundlage, um die mechanische Verspannung in der Bauelementesimulation nachzubilden, ohne die Verspannungsprofile aus der Prozesssimulation zu übernehmen. Darüber hinaus werden die Grenzfrequenzen der Logiktransistoren in Bezug auf die parasitären Kapazitäten und Widerstände und zur erweiterten MOSFET-Charakterisierung dargestellt.

La miniaturisation de la structure de transistor MOS a conduit à l'amincissement de l'oxyde de grille. Ainsi, la dégradation et le claquage sous contrainte électrique est devenu l'un des problèmes de fiabilité les plus importants des couches minces d'oxydes. L'utilisation de techniques de caractérisation permettant de mesurer les courants de fuite avec une résolution spatiale nanométrique a montré que le phénomène de claquage des oxydes est un phénomène très localisé. Le diamètre des "points chauds", des endroits où le courant de fuite est très élevé pour une tension appliquée continue, peut-être de quelques nanomètres uniquement. Ceci illustre pourquoi les méthodes de caractérisation avec une résolution spatiale à l'échelle nanométrique peuvent fournir des informations supplémentaires par rapport à la caractérisation classique macroscopique. Il y a deux instruments, dérivés de la microscopie à force atomique (AFM) qui peuvent être utilisés pour faire ce travail, soit le Tunneling Atomic Force Microscope (TUNA) ou le Conductive Atomic Force Microscope (C-AFM). Le mode TUNA qui est utilisé dans notre travail est capable de mesurer des courants très faibles variant entre 60 fA et 100 pA. Notre travail peut être divisé en deux thèmes principaux: - La caractérisation électrique des couches minces d'oxydes high-k (LaAlO3 et Gd2O3) à l'échelle nanométrique en utilisant le Dimension Veeco 3100 où nous avons montré que la différence de leurs techniques d'élaboration influe largement sur le comportement électrique de ces oxydes. - Les caractérisations électriques et physiques à l'échelle nanométrique des couches minces d'oxydes thermiques SiO2 sous différentes atmosphères, c.à.d. dans l'air et sous vide (≈ 10-6 mbar) en utilisant le microscope Veeco E-Scope. L'influence de l'atmosphère a été bien étudiée, où nous avons montré que les phénomènes de claquage des couches minces d'oxydes peuvent être fortement réduits sous vide surtout en l'absence du ménisque d'eau sur la surface de l'oxyde pendant les expériences. En utilisant les plusieurs modes de l'AFM, il a été démontré que l'existence de bosses anormales (hillocks) sur la surface de l'oxyde après l'application d'une tension électrique est une combinaison de deux phénomènes: la modification morphologique réelle de la surface de l'oxyde et la force électrostatique entre les charges piégées dans le volume de l'oxyde et la pointe de l'AFM. Selon les images du courant obtenues par AFM en mode TUNA, deux phénomènes physiques pour la création de ces hillocks ont été proposés: le premier est l'effet électro-thermique et la seconde est l'oxydation du substrat Si à l'interface Si/oxyde.

Le Groupe de Recherche en Appareillage Médical de Sherbrooke (GRAMS) travaille actuellement sur un programme de recherche portant sur des photodiodes à avalanche monophotoniques (PAMP) opérées en mode Geiger en vue d'une application à la tomographie d’émission par positrons (TEP). Pour opérer dans ce mode, la PAMP, ou SPAD selon l’acronyme anglais (Single Photon Avalanche Diode), requiert un circuit d'étouffement (CE) pour, d’une part, arrêter l’avalanche pouvant causer sa destruction et, d’autre part, la réinitialiser en mode d’attente d’un nouveau photon. Le rôle de ce CE comprend également une électronique de communication vers les étages de traitement avancé de signaux. La performance temporelle optimale du CE est réalisée lorsqu’il est juxtaposé à la PAMP. Cependant, cela entraîne une réduction de la surface photosensible ; un élément crucial en imagerie. L’intégration 3D, à base d'interconnexions verticales, offr une solution élégante et performante à cette problématique par l’empilement de circuits intégrés possédant différentes fonctions (PAMP, CE et traitement avancé de signaux). Dans l’approche proposée, des circuits d’étouffement de 50 [mu]m x 50 [mu]m réalisés sur une technologie CMOS 130 nm 3D Tezzaron, contenant chacun 112 transistors, sont matricés afin de correspondre à une matrice de PAMP localisée sur une couche électronique supérieure. Chaque circuit d'étouffement possède une gigue temporelle de 7,47 ps RMS selon des simulations faites avec le logiciel Cadence. Le CE a la flexibilité d'ajuster les temps d'étouffement et de recharge pour la PAMP tout en présentant une faible consommation de puissance ( ~ 0,33 mW à 33 Mcps). La conception du PAMP nécessite de supporter des tensions supérieures aux 3,3 V de la technologie. Pour répondre à ce problème, des transistors à drain étendu (DEMOS) ont été réalisés. En raison de retards de production par les fabricants, les circuits n’ont pu être testés physiquement par des mesures. Les résultats de ce mémoire sont par conséquent basés sur des résultats de simulations avec le logiciel Cadence.

Au cours des dernières décennies, les circuits intégrés de puissance ont connu une croissance très importante. Aujourd'hui la régulation et distribution d'énergie électrique jouent un rôle crucial. La réduction constante des dimensions ainsi que le besoin en densité de puissance de plus en plus élevée ont mis en évidence la nécessité de structures toujours plus performantes. La technologie "smart power" a été développée pour satisfaire ces demandes. Cette technologie utilise les dispositifs DMOS, offrant de nouvelles solutions grâce à ses caractéristiques uniques forte tension et fort courant. Le fonctionnement de ces dispositifs est accompagné par l'apparition de nombreux phénomènes. Une bonne modélisation permet de rendre compte de ces phénomènes et prédire le comportement physique du transistor avant sa production. L'objectif de cette thèse était donc d'améliorer la modélisation et de mettre en place une méthode d'extraction de certains paramètres physiques liés au fonctionnement du MOS HV (High Voltage). Cette thèse a été principalement dédiée à la modélisation du phénomène de l'auto-échauffement et à la définition d'une méthode d'extraction des parasites RF dans les transistors MOS et, enfin, à la comparaison du macro-modèle utilisé par STMicroelectronics avec le modèle compact HiSIM_HV dédié au MOS HV. Pour cela, il était essentiel de mettre en place des nouvelles procédures de modélisation et d'extraction et de dessiner des structures de test spécifiques. Les résultats présentés dans cette thèse ont été validés par différentes comparaisons avec les mesures en technologies sur SOI et sur substrat massif.

Dans ce projet de thèse, deux voies visant l'élaboration de transistors à effet de champ en diamant ont été explorées : le delta-doping et la structure métal oxyde semi-conducteur (MOS). Plusieurs couches nanométriques delta-dopées au bore ont été épitaxiées et caractérisées par effet Hall. Un mécanisme de conduction par saut a été détecté dans les couches isolantes. Une mobilité de 3±1 cm2/Vs a été mesurée dans toutes les couches delta-dopées présentant une conduction métallique, quelque soit leur épaisseur (de 2 nm à 40 nm). Des structures MOS ont été fabriquées en utilisant de l'oxyde d'aluminium déposé par ALD (Atomic Layer Deposition) sur une surface oxygénée de diamant. Les mesures capacité tension ont montré que les régimes d'accumulation, de déplétion et de déplétion profonde pouvaient être contrôlés par la tension de grille, ouvrant ainsi la voie pour la fabrication de MOSFET en diamant.