With continuous and aggressive scaling in semiconductor technology, there is an increasing gap between design expectation and manufactured silicon data. Research on DFM (Design for manufacturability), MFD (Manufacturing for Design) and statistical analysis have been investigated in recent years to bridge design and manufacturing. Fundamentally, layout is the final output from the design side and the input to the manufacturing side. It is also the last chance to dramatically modify the design efficiently and economically. In this dissertation, I present the modeling and optimization work on bridging the gap between design expectation and reality, improving performance and enhancing manufacturing yield. I investigate several stages of semiconductor design development including manufacturing process, device, interconnect, and circuit level. In the manufacturing process stage, a novel inverse lithography technology (ILT) is proposed for sub-wavelength lithography resolution enhancement. New intuitive transformations enable the method to gradually converge to the optimal solution. A highly efficient method for gradient calculation is derived based on partially coherent optical models. Dose variation is considered within the ILO process with the min-max optimization method and the computation overhead on dose process variation could be omitted. The methods are implemented in state-of-the-art industrial 32nm lithography environment. After the work in the lithography process stage provides both mask optimization and post-layout silicon image simulation, my work on the first non-rectangular device modeling card extends the post-layout lithography to post-litho electrical calibration. Based on the lithography simulation results, the non-rectangular gate shapes are extracted and their effect is investigated by the proposed non-rectangular device modeling card and post-litho circuit simulation flow. This work is not only the first non-rectangular device modeling card but also compatible with industry standard device models and the parameter extraction flow. Interconnect plays a more critical role in the nanometer scale IC design especially because of its impact on delay. The scattering effect that occurs in nanoscale wires is modeled and different methods of wire sizing/shaping are discussed. Based on closed-form resistivity model for nanometer scale Cu interconnect, new interconnect delay model and wire sizing/shaping strategies are developed. Based on the advanced modeling of process, device and interconnect, circuit level investigation is focused on statistical timing analysis with a new latch delay model. For the first time, both combinational logic and clock distribution circuits are integrated together through statistical timing of latch outputs. This dissertation studies the new phenomena of nanometer scale IC design and manufacture. Starting from the designed layout, through modeling, optimization and simulation, the work moves ahead to the mask pattern and silicon image, calibrates electrical properties of devices as well as circuits. Through above process, we can better connect layout with silicon data to reach design and manufacturing closure. / text

(一)研究動機： 隨著台灣經濟的成長，我國在全球經濟的角色愈來愈重要。同樣的國內各產業已不能 再自隔於國際之外，滿足於以往的型態，故躍上國際舞台是不可避免的，然如何才能 躍進，又該用何種策略呢? 此為本文研究的方向，期能找出一些策略方案供企業界參 考。 (二)研究範圍 以我國產業的明日之星半導體業為範疇，又以其中之積體電路(IC)產業為主。國內儘 量以個別廠商為單位，在國外則以競爭國為單位，分別列述美、日、韓、中國大陸等 之半導體產業。 (三)研究方法： 對產業的瞭解，乃經由次級資料的搜集、資料來源為Data quest、研究機構出版品及 報章雜志之介紹。 對產業未來預測及策略方案之選擇，則採德菲法，邀集數位對半導體產業有深入瞭解 之專家或業界人士，列出各項意見後再彙總整理傳閱，如此往來數遍，以求得較一致 之看法。 (四)研究架構： 首先研究國內半導體產業現狀，以瞭解我國產業之通盤概況。再研究世界及各主要兢 爭國之半導體產業概況，及其所採取之策略，予以分析之。 將我國半導體廠商，分別依策略構面分析其採行之企業策略為何；再依其優缺點及特 性之不同，歸屬為不同之策略群組，並分別就個別策略群組，其在國際競爭上未來可 能面對的機會與威脅分析不同群組間可採行的一些策略方向。 (五)研究假定及限制： 1.假設企業體係之追求長期或短期最大經濟利益為目標。 2.假設國內外產業之研究資料來源均正確無誤且能充分表達產業短期橫斷面之情形。 (六)結語： 本文因人力有限，故僅研究到策略構想及不同之策略方案，至於其後續之功能性政策 及組織設計等工作，則有待有心人繼續努力。

在知識經濟時代，知識創造是組織所需要面臨的重要議題，而為了有效達成知識創造的目的，優良的人力資源管理是關鍵因素之一。成功的企業知識管理，來自於人力資源管理的支持，帶動良好的組織文化和結構，以及員工樂於分享、創造並應用知識的組織能力。 面對提昇與加強國家競爭力與產業技術的過程中，人力資源往往是最重要的因素，而大學是人力資源的大本營，大學在技術網路中，扮演兩種角色，第一是作基礎的研究，其知識可以做為廠商後續開發之用；第二，大學可以協助企業訓練人才，特別是增強理論方面的知識，妥善運用大學研發實力已成為政府科技政策中極重要的一環。 因此本研究之目的，主要欲探討大學實驗室的人力資源管理，以及組織知識創造的重要活動，以及人力資源管理與組織知識創造的互動，而研究對象為學術卓越與工業創新之大學IC設計實驗室。本研究之研究發現如下： 1、大學實驗室的人力資源管理內涵 研究發現1-1：大學實驗室的人力組成會影響實驗室教育訓練。大學實驗室的博士生組成會影響實驗室教育訓練涉入程度。人力組成中的博士生在實驗室的比率，比率越高，實驗室技術類教育訓練越紮實。 2、大學實驗室的組織知識創造活動內涵 研究發現2-1：大學實驗室知識庫的技術文件管理，可以顯著的縮短成員的學習時間，幫助成員快速的進入到學習的下一個階段，提早成為實驗室具有知識創造能力的一員。 研究發現2-2：大學實驗室透過師徒制的帶領方式，有助於組織內分享內隱知識。 研究發現2-3：大學實驗室的創造觀念，強調的重點不同，會影響實驗室跨層次知識擴展方式。大學實驗室的創造觀念越強調研究上的前瞻性，實驗室跨層次知識擴展傾向採取技術移轉。大學實驗室的創造觀念越強調解決實際問題，實驗室跨層次知識擴展傾向採取合作開發。 研究發現2-4：大學實驗室的建立原型過程中，採取資訊的重覆來幫助實驗室的知識學習。 研究發現2-5：大學實驗室的跨層次知識擴展，有助於實驗室內部知識庫的知識累積與創造。 3、大學實驗室的人力資源管理與組織知識創造活動的互動 研究發現3-1：大學實驗室人員組成中的共同背景程度高時，有助於影響實驗室分享內隱知識。大學IC設計實驗室成員來自於電子、電機相關領域時，有助於內隱知識的加速分享。 研究發現3-2：大學實驗室的內部氣氛會影響實驗室分享內隱知識。大學實驗室的內部氣氛開放時，有助於實驗室分享內隱知識。 研究發現3-3：大學實驗室的組織設計強調技術領域的專案編組時，實驗室確認觀念方式會 強調透過專案團隊討論的方式，達到確認觀念的目的。 研究發現3-4：大學實驗室在知識創造的考量下，會影響實驗室組織結構的設計。實驗室組織結構在層級結構下，更加強調按照技術領域的專案編組，而專案編組的重要性凌駕於層級結構之上。 研究發現3-5：大學實驗室的創造觀念會影響實驗室工作設計。 / In knowledge-economy era, knowledge creation is the essential issue that each organization is urged to face. In order to fulfill the purpose of knowledge creation, well-organized human resource management is one of the key factors. Universities are the crib of human resource. In technical network, universities play two important roles. The first role is to do fundamental researches, which leads the constant developments in the industry. The second one is to help cultivate the skillful personnel for the industry, especially enhance their theoretical knowledge. Therefore, to make the best use of the research potential in universities has already been a significant part of the technology policy in the government. The main purpose of this research aims to discuss the human resource management in university labs, the vital activities in knowledge creation, and the interaction between human knowledge management and knowledge creation. The research is a case study of the IC-design Labs in universities, which possess the outstanding performance in academic fields and devote to the industrial innovation.

The subject of this dissertation is the development of three-dimensional (3D) surface profilers for semiconductor back-end inspection. The value of this study is: 1) to provide a new phase-to-height relationship for Fourier Transform Profilometry (FTP) that is universal as it allows alternate FTP system architectures for a micrometer scale object measurement, and 2) to provide a new method for full field substrate warpage and ball grid array (BGA) coplanarity inspection using machine vision. The desire to increase electronic device performance has resulted in denser and smaller IC packaging. As the dimensions of the devices decrease, the requirements for substrate flatness and surface quality become critical in avoiding device failure. For a high yield production, there is an increasing demand in the requirement for the dimensional verification of height, which requires 3D inspection. Based on the current demands from the semiconductor industry, this dissertation addresses the development of fast in-line surface profilers for large volume IC package inspection. Specifically, this dissertation studies two noncontact surface profilers. The first profiler is based on FTP for measuring the IC package front surface, the silicon die and the epoxy underfill profile. The second profiler is based on stereovision and it is intended for inspecting the BGA coplanarity and the substrate warpage. A geometrical shape based matching algorithm is also developed for finding point correspondences between IC package images. The FTP profiler provides a 1 σRMS error of about 4 μm for an IC package sample in an area of 14 mm x 6.5 mm with a 0.13 second data acquisition time. For evaluating the performance of the stereovision system, the linearity between our system and a confocal microscope is studied by measuring a particular IC sample with an area of 38 mm x 28.5 mm. The correlation coefficient is 0.965 and the 2σdifference in the two methods is 26.9 μm for the warpage measurement. For BGA coplanarity inspection the correlation coefficient is 0.952 and the 2difference is 31.2 μm. Data acquisition takes about 0.2 seconds for full field measurements.

IC產業在過去20年間隨著市場環境的變遷，形成ㄧ個專業分工的產業供應鏈，大部分的公司不再是垂直整合各個環節進行設計與製造，而是充分利用外包與代工進行產品的開發。台灣的IC設計產業因而在這樣的環境下，逐漸茁壯成為大型的公司，並發展出自己獨特的運作模式，提供客戶高品質、快速以及彈性的服務。而隨著公司的成長，過去習以為常的管理方式逐漸不再適合，尤其在因應彈性作業而開發出的資訊系統更讓資訊分散於各處，開發過程中必須投注大量的人力以應付層出不窮的工程變更，以及因資訊內容不一致所造成的錯誤，進而影響公司過去賴以成長的低成本、高品質、快速與彈性基礎。因此，如何整合現有產品開發環境讓整個IC設計過程更為順暢，是台灣IC設計產業目前的一大重點投資。 本研究針對這樣的發展趨勢，從整個IC產品生命週期的角度思考，提出使用生命週期管理方法建構設計服務平台的探討，藉由設計製造上下游流程之串連，建立純淨的資訊流與透明的工作流，並從人員的角度探討如何進行組織變革，提供業界一個使用生命週期管理方法整合產品開發流程的IC設計服務平台作為參考。 本研究提出的設計服務平台，主要重點在於透過角色定義的方式，透過PLM（Product Lifecycle Management）系統的控制、連結與協同作業功能，讓開發團隊的各個成員可以在平台上充分的使用系統中正確無誤的資訊；並透過組態的功能，將IC產品內容加以結構化，以建立各項功能的關聯性，讓提供IP的創意者的貢獻與績效可以快速的衡量，簡化IP價值的計算方式，提高成員提供創意分享與共用的意願。PLM達到企業希望借助IP的綜效取得市場領先地位的目的，打破過去台灣IC設計公司因部門獨立管理IP、機密之考量，使資訊過於封閉導致無法直接與其他單位分享。 同時，本研究也對實施IC設計服務平台時，提出使用PLM系統而必須考慮的資訊系統導入、人員行為模式以及企業經營及作業面的管理之實施方法，以提高設計服務平台建置的成功率。

隨著全球經濟逐漸復甦及國際原油價格逐漸下滑的條件下，全球各地區消費力也開始活絡，當消費市場再一次的被開啟的同時，3C產品將會再一次的席捲全球，而且將成為現代人必備的生活用品之一。尤其近年來，伴隨著雲端科技的進步及物聯網的普及，讓生活變的更便利。然而，在科技日新月異的時代環境變遷下，逐漸開啟的不只是民眾生活的便利而已，開啟的還有相關產業的永續發展，而IC產業便其中之一。 因此，為能深入的瞭解IC產業的發展，本研究考慮透過國內電子零組件的生產與銷售的現況與趨勢，據以判斷IC產業的未來發展的參考。另一方面，本研究同時也藉由電子零組件的生產量、生產值、銷售量、銷售值、存貨量、存貨值等資料，進行分析，其中電子零組件的產業類別區分積體電路、分離式元件、半導體封裝與測試等，並且茲將研究發現整理如下： 一、 積體電路之MOS DRAM與IC製造(不含MOS DRAM)的產銷量出現相互消長的現象； 二、 12吋及以上之晶圓代工是未來IC產業的主軸； 三、 積體電路的產銷值占電子零組件總產銷值之冠； 四、 電子零組件銷售值之長期預測為成長的趨勢。

Les attaques en fautes consistent à perturber le fonctionnement d'un circuit intégré afin d'accéder à des informations confidentielles. Ce type d'attaque est critique pour la sécurité d'une application, en raison de la vaste gamme d'effets possibles : saut d'instructions, modifications de valeurs de registres … Les moyens mis en œuvre pour corrompre le fonctionnement d'un dispositif électronique sont divers et variés. Un circuit peut ainsi être utilisé en dehors de ses limites opérationnelles (en T°, V ou fréquence d'horloge), être soumis à de brusques variations de tension ou voir son signal d'horloge altéré. Ces attaques restent néanmoins globales, car elles perturbent le circuit dans son intégralité. De fait, elles sont facilement détectables par les nombreuses contremesures et capteurs intégrés de nos jours dans les circuits sécurisés. Des techniques plus élaborées ont ainsi vu le jour, notamment attaques dites LASER. Elles permettent de cibler une zone définie du circuit avec un effet très local, diminuant les risques d'être détectées par les capteurs ainsi que l'apparition de dysfonctionnements complets du système. Toutefois, ces attaques nécessitent une préparation physico-chimique du circuit, à la fois coûteuse et potentiellement destructrice pour l'échantillon ciblé. En raison de leur propriété de pénétration dans les matériaux, les injections électromagnétiques (Electromagnetic Injections) permettent, en théorie, de s'affranchir de toute étape de préparation. Leur capacité à transmettre de l'énergie sans contact direct, ainsi que la possibilité de les produire en possédant un matériel peu onéreux en font une technique de perturbation à fort potentiel. C'est dans ce contexte que cette thèse, intitulée « Injections électromagnétiques : développement d'outils et méthodes pour la réalisation d'attaques matérielles. » a été menée avec comme principaux objectifs la recherche de moyens de perturbation sans contact ne nécessitant pas d'étapes de préparation des échantillons, et produisant des effets localisés. Plus particulièrement, ces travaux de recherche ont donc d'abord été axés sur la réalisation d'une plateforme d'attaques basées sur la génération d'ondes EM harmoniques, en se focalisant sur les éléments clés que sont les sondes d'injection. Diverses expérimentations sur circuits intégrés en technologie récente, notamment sur une structure de générateur d‘horloge interne, ont permis de valider son efficacité. Enfin, des attaques sur générateurs de nombres aléatoires ont également été réalisées et ont démontré la possibilité de réduire l'aléa produit en sortie, en utilisant soit le phénomène de ‘locking' ou de manière plus surprenante, en provocant des fautes lors de l'échantillonnage des données par les éléments mémoires. / Attacks based on fault injection consist in disturbing a cryptographic computation in order to extract critical information on the manipulated data. Fault attacks constitute a serious threat against applications, due to the expected effects: bypassing control and protection, granting access to some restricted operations… Nevertheless, almost of classical ways (T°,V,F) and optical attacks are limited on the newest integrated circuits, which embed several countermeasures as active shield, glitch detectors, sensors… In this context, potentials of Electromagnetic active attacks must undoubtedly be taken into account, because of their benefits (penetrating characteristics, contactless energy transmission, low cost power production…). In this work, EM active attacks based on continuous mode are presented, with a particular attention to the development and optimization of injection probes, with a complete characterization of EM fields provided by each probe at the IC surface. Finally, some experiments are realized on internal clock generator or on true random numbers generators, then evaluated to prove the efficiency of these techniques. Keywords. Hardware Attacks, Faults Attacks, EM induced faults, CMOS Integrated Circuits.

L'évolution des technologies microélectroniques voire déca-nanoélectroniques conduit simultanément à des tensions d'alimentation toujours plus faibles et à des quantités de transistors toujours plus grandes. De ce fait, les courants d'alimentation augmentent sous une tension d'alimentation qui diminue, situation qui exacerbe la sensibilité des circuits intégrés au bruit d'alimentation. Un bruit d'alimentation excessif se traduit par une augmentation du retard des portes logiques pouvant finalement produire des fautes de retard. Un bruit d'alimentation provoqué par des courants circulant dans les résistances parasites du Réseau de Distribution d'Alimentation est communément référencé sous la dénomination d'IR-Drop.Cette thèse s'intéresse à la modélisation et à la simulation de circuits logiques avec prise en compte du phénomène d'IR-Drop. Un algorithme original est tout d'abord proposé en vue d'une simulation de type ‘event-driven' du block logique sous test, en tenant compte de l'impact de l'ensemble du circuit intégré sur l'IR-Drop du block considéré. Dans ce contexte, des modèles précis et efficaces sont développés pour les courants générés par les portes en commutation, pour la propagation de ces courants au travers du réseau de distribution et pour les retards des portes logiques. D'abord, une procédure de pré-caractérisation des courants dynamiques, statiques et des retards est décrite. Ensuite, une seconde procédure est proposée pour caractériser la propagation des courants au travers du réseau de distribution. Nos modèles ont été implantés dans une première version du simulateur développé par nos collègues de Passau dans le cadre d'une collaboration. Enfin, l'impact des éléments capacitifs parasites du réseau de distribution est analysé et une procédure pour caractériser la propagation des courants est envisagée. / Scaling technology in deep-submicron has reduced the voltage supply level and increased the number of transistors in the chip, increasing the power supply noise sensitivity of the ICs. Excessive power supply noise affects the timing performance increasing the gate delay and may cause timing faults. Specifically, power supply noise induced by the currents that flow through the resistive parasitic elements of the Power Distribution Network (PDN) is called IR-Drop. This thesis deals with the modelling and simulation of logic circuits in the context of IR-drop. An original algorithm is proposed allowing to perform an event-driven delay simulation of the logic Block Under Test (BUT) while taking into account the whole chip IR-drop impact on the simulated block. To do so, we develop accurate and efficient electrical models for the currents generated by the switching gates, the propagation of the current draw through the PDN and the gate delays. First, the pre-characterization process for the dynamic currents, static currents and gate delays is described to generate a gate library. Then, another pre-characterization procedure is suggested to estimate the current distribution through the resistive PDN model. Our models are implemented in a first version of the simulator by the University of Passau in the context of a project collaboration. In addition, the impact of the parasitic capacitive elements of the PDN is analyzed and a procedure to derive the current distribution in a resistive-capacitive PDN model is proposed.

La stimulation électrique des tissus neuronaux est une technique largement utilisée dans la recherche en neuroscience et à des fins thérapeutiques. Ce travail est une contribution à la conception des circuits et systèmes électroniques de stimulation. De tels circuits sont requis dans quatre projets multi-disciplinaires en cours dans l’équipe Elibio de l’IMS, présentés dans ce document : STN-Oscillations (ANR 08-MNPS-036) concernant l’étude de la Stimulation Cérébrale Profonde(SCP), HYRENE (ANR 2010-Blan-031601), ayant pour but le développement d’un systèmehybride de restauration de l’activité motrice dans le cas d’une lésion de la moelle épinière, BRAINBOW (European project FP7-ICT-2011-C), ayant pour objectif l’élaboration de neuro-prothèses innovantes capables de restaurer la communication autour de lésions cérébrales, CENAVEX (ANR et NSH AN13-NEUIC-0001-01), visant au développement d’un système de stimulation en boucle fermée pour le contrôle de la respiration. Cette thèse propose une approche de conception globale qui aboutira au développement d’un système multi-applications, prenant en compte les spécificités de chaque contexte.Dans un premier temps, afin d’évaluer les contraintes liées à l’expérimentation in vivo et in vitro, deux stimulateurs spécifiques ont été réalisés. Le premier permet la SCP chronique du rat,résout la contrainte énergétique à l’aide d’une gestion dynamique de l’alimentation. Ce dispositif a été fabriqué et implanté in vivo avec succès. Une expérimentation à long terme a été effectuée afin de valider ses propriétés sur l’animal. Dans un second temps, un autre stimulateur a été conçu en utilisant un FPAA (Field Programmable Analog Array). La conception de ce circuit se concentre sur l’équilibrage des charges nécessaire à l’innocuité des sytèmes. L’architecture obtenue permet une stimulation biphasique adaptative résultant en un faible courant équivalent de fuite (moins d’un nano Ampère). Afin d’aboutir à un stimulateur multi-application, un travail préliminaire de modélisation de l’impédance de l’électrode, l’élément de charge du circuit de stimulation, a été mené. Une méthode de mesure et d’identification d’un modèle non-linéaire est détaillée, basée sur une approche par multi-modèles et fractionnaire.L’approche multi-application est ensuite mise en oeuvre, basée sur un effet d’échelle pour le dimensionnement des stimulateurs. Cet effet d’échelle lie la géométrie de l’électrode, le nombre de canaux requis par application et les niveaux de courant mis en jeu : cet effet permet de proposer une architecture de circuit multi-application. Un circuit intégré démontrant la faisabilité d’un tel système a été conçu, fabriqué et testé avec succès. Un système de stimulation multi-application basé sur ce circuit a été conçu, permettant de nouvelles recherches sur les quatre contextes physiopathologiques présentés.Enfin, un critère de mérite dédié à la stimulation est proposé. Ce critère prend en compte l’efficacité énergétique et l’équilibrage des charges afin d’évaluer le degré d’optimisation d’un circuit ou d’un système. Un tel critère de mérite est un concept novateur qui devrait permettre une optimisation rationnelle des architectures de stimulation. / Electrical stimulation of neural tissues is a widely used technique for both neuroscience explorations and innovative medical devices. This work is a contribution to the design of electrical stimulation circuits and systems. Stimulators are part of the experimental setup in several multi-disciplinary projects conducted at IMS (groupElibio), presented in this document : STN-Oscillations(French ANR 08-MNPS-036), studyingDeep Brain Stimulationmecha-nisms (DBS), HYRENE(French ANR 2010-Blan-031601), aimed at developing a hybrid system couplingartificial and biological neural networks to restore locomotion after spinal cord lesion, BRAINBOW(European Project FP7-ICT-2011-C), working on designing a neuro-prosthesis capable of restoring lost communication between neuronal circuits, CENAVEX(French ANR and American NSH AN13-NEUIC-0001-01), proposing a noveldesign for a closed-loop system for respiration control. This thesis integrates the specificities of each context and considers global therapeuticapplication issues, with the aim of proposing an original, global approach to designing thearchitecture of a multi-application stimulator.First, in order to evaluate the constraints related to ourin vivoandin vitrocontexts, anembedded stimulator for chronic DBS experiments in rodents was developed and successfullyimplantedin vivo. This design was optimized for power management during long-term experi-ments. The stimulator characteristics were assessed with behavioural tests on a rat population.Then a second, specific stimulator was designed usingField Programmable Analog Arraysforaccurate charge balancing, as well as to fulfil strong constraints to ensure tissue integrity. Theproposed charge-sensing architecture produced adaptive biphasic stimulation with sub-nanoampere DC-equivalent current.With a view to a global approach to stimulator design, an accurate model of the electrodeimpedance was built, to represent the concrete load of a stimulator. A measurement protocolbased on biphasic current-controlled solicitations and a modelling procedure relying on anoriginal fractional multi-model are described.The first step in this multi-application design approach was to investigate an electrical sizingscale effect. This involves electrode geometry, the number of channels per application, and theimplied current levels. A proof-of-concept ASIC was designed and successfully tested. A boardfor adaptive stimulation was then able to be deployed in the ongoing research projects.Finally, a dedicated Figure of Merit is proposed for stimulation. This criterion takes energyefficiency and charge balancing into account to quantify the degree of optimization of a circuitor system. This Figure of Merit is a novel concept that facilitates rational optimization ofstimulation architectures.

台灣記憶體模組產業發展在國內電子產業群聚效應的環境中，初期是令人欽羨的電子新貴事業，產業發展也始終高度依賴個人電腦銷售的特性，讓主要業者在”Wintel”時代享有不錯的成長與獲利。然而在上游記憶體供應業者逐期整併或退出製造，供應面整合漸成寡佔市場，而需求端在經過2008年金融風暴的影響與小筆電對價格的破壞，主要業者近期的經營績效上直接反應這樣的因素影響效應。 　　未來的「後PC時代」是漸進式的發展，由於網路基礎建設的成熟，讓雲端運算的構想得以實現，智慧型手機的發展讓初期應用獲得驗證，2010年Apple推出iPAD產品，業界皆預測個人電腦另一世代變革的來臨，因為iPad的容易使用、個性化的應用與長時效的電力等特點，讓產品的應用範圍擴及多個領域，對手機廠商、傳統電腦業者與潛在的進入者等都是商機的顯現或競爭的威脅。這樣的發展趨勢對記憶體模組業者而言，影響是巨大的，對記憶體IC製造業者可能是銷售的對象或產品的屬性變化，然而對記憶體模組業者則可能是經營模式或競爭態勢的轉變。面對這樣的變革，台灣記憶體模組產業的策略選項將影響業者未來競爭利基點的優劣。 　　「後PC時代」名詞漸被人們所提及，但查詢目前論文或文獻討論等，尚未對此有清楚的描述，更無針對這樣趨勢變化對記憶體模組產業的策略分析。本研究由模組產業形態與「後PC時代」改變的形態的連接，由實務經務的基礎中分析當中的可能策略因應，提供給業者考量未來營運模式組合。