The last two decades have witnessed the CMOS processes and design techniques develop and prosper with unprecedented speed. They have been widely employed in contemporary integrated circuit (IC) commercial products resulting in highly added value. Tremendous e orts have been devoted to extend and optimize the CMOS process and its application for future wireless communication systems. Meanwhile, the last twenty years have also seen the fast booming of the wireless communication technology typically characterized by the mobile communication technology, WLAN technology, WPAN technology, etc. Nowadays, the spectral resource is getting increasingly scarce, particularly over the frequency from 0.7 to 6 GHz, whether the employed frequency band is licensed or not. To combat this dilemma, the ultra wideband (UWB) technology emerges to provide a promising solution for short-range wireless communication while using an unlicensed wide band in an overlay manner. Another trend of obtaining more spectrum is moving upwards to higher frequency bands. The WiFi-Alliance has already developed a certi cation program of the 60-GHz band. On the other side, millimeterwave (mmWave) frequency bands such as 28-GHz, 38-GHz, and 71-GHz are likely to be licensed for next generation wireless communication networks. This new trend poses both a challenge and opportunity for the mmWave integrated circuits design. This thesis combines the state-of-the-art IC and hardware technologies and design techniques to implement and propose UWB and 5G prototyping systems. First of all, by giving a thorough analysis of a transmitted reference pulse cluster (TRPC) scheme and mathematical modeling, a TRPC-UWB transceiver structure is proposed and its features and speci cations are derived. Following that, the detailed design, fabrication and veri cation of the TRPC-UWB transmitter front end and wideband voltage-controlled oscillators (VCOs) in CMOS process is presented. The TRPCUWB transmitter demonstrates a state-of-the-art energy e ciency of 38.4 pJ/pulse. Secondly, a novel system architecture named distributed phased array based MIMO (DPA-MIMO) is proposed as a solution to overcome design challenges for the future 5G cellular user equipment (UE) design. In addition, a prototyping design of on-chip mmWave antenna with radiation e ciency enhancement is presented for the IEEE 802.11ad application. Furthermore, two wideband K-band VCO prototypes based on two di erent topologies are designed and fabricated in a standard CMOS process. They both show good performance at center frequencies of 22.3 and 26.1 GHz. Finally, two CMOS mmWave VCO prototypes working at the potential future 5G frequency bands are presented with measurement results. / Graduate / 2018-04-30 / amenghym@gmail.com

Les récentes avancées technologiques des microphones de type microsystème électromécanique (MEMS) leurs permettent une utilisation sur une large gamme d’amplitudes sonores. Leur niveau de bruit ayant baissé, il devient possible de capter des sons provenant d’une distance plus lointaine, tandis que l’augmentation de leur pression acoustique maximale leur permet de ne pas saturer dans un environnement très bruyant de type concert ou évènement sportif. Ainsi le système électronique de conversion analogique-numérique connecté au microphone devient l’élément limitant les performances du système d’acquisition acoustique. Un besoin de nouvelles architectures de conversion analogique-numérique ayant une plage dynamique augmentée se fait donc ressentir. Par ailleurs, ces microphones étant de plus en plus utilisés dans des systèmes fonctionnant sur batterie, la contrainte de limitation de la consommation devient importante.Dans la bande de fréquences audio, les convertisseurs analogiques-numériques de type sigma-delta sont les plus aptes à obtenir une grande résolution combinée à une faible consommation. Ils sont divisés en deux grandes familles: ceux à temps discret utilisant principalement des circuits à capacités commutées, et ceux à temps continu utilisant des circuits classiques. Cette thèse se concentre sur l’étude et la conception de chacun des deux types de convertisseurs sigma delta, en insistant sur la faible consommation, le faible coût de production (surface occupée) et la robustesse du circuit, cela en vue d’une production de masse pour équipements portables.La conception d’un convertisseur analogique numérique de type sigma-delta à temps discret a été réalisé, ce dernier atteignant un rapport signal sur bruit de 100 décibels sur une bande de 24kHz, pour une puissance consommée de seulement 480μW. Pour limiter la consommation, de nouveaux amplificateurs à base d’inverseurs sont utilisés, et dont la robustesse contre les variations du procédé de fabrication ou de la température a été améliorée. Les spécifications ont été définies grâce au développement d’un modèle de haut-niveau précis, ce qui permet d’éviter le surdimensionnement tout en atteignant les performances voulues. Enfin, un grand ratio de suréchantillonnage a été choisi afin de réduire l’espace utilisé par les capacités commutées, minimisant le coût de fabrication.Après une étude théorique de l’équivalence entre les modulateurs sigma-delta à temps discret et à temps continu, ainsi que des spécificités propres aux modulateurs à temps continu, une réalisation de ces derniers a été effectuée. Celui-ci atteint un rapport signal sur bruit de 95 décibels sur une bande de fréquence de 24kHz, tout en consommant 142μW. Pour réduire la consommation ainsi que l’espace utilisé, un filtre de boucle du second-ordre a été réalisé avec un seul amplificateur, et le quantificateur fait aussi office d’intégrateur grâce à l’utilisation d’une structure d’oscillateurs contrôlés en tension. Ce quantificateur à base d’oscillateurs est réalisé par des cellules numériques, réduisant la consommation et l’espace utilisé, mais est hautement non-linéaire. Cette non-linéarité a été prise en compte par des choix architecturaux afin de ne pas réduire les performances finales du modulateur. / The recent technological advances in microelectromechanical system (MEMS) microphones allow them to be used on a large sound amplitude range. Due to their lower noise level, it becomes possible to capture sound from a faraway distance, while their increased acoustic overload point gives them the ability to capture sound without saturation in a loud environment like a concert or a sport event. Thus, the electronic analog / digital conversion system connected to the microphone becomes the limiting element of the acoustic acquisition system performance. There is then a need for a new analog / digital conversion architecture which has an increased dynamic range. Furthermore, since more and more of these microphones are used in battery-powered devices, the power consumption limitation constraint becomes of high importance.In the audio frequency band, the sigma-delta analog / digital converters are the ones most able to provide a high dynamic range combined to a limited power consumption. They are split in two families: the discrete-time ones using switched-capacitors circuits and the continuous-time ones using more classical structures. This thesis concentrates on the study and the design of both of these two types of sigma-delta converters, with an emphasis on the low-power consumption, the low production cost (area occupied) and the circuit robustness, in sight of a mass production for portable devices.A discrete-time sigma-delta modulator design has been made, the latter reaching a signal to noise ratio of 100dB on a 24kHz frequency bandwidth, for a power consumption of only 480μW. To limit the power consumption, new inverter-based amplifiers are used, with an improved robustness against the variations of the fabrication process or the temperature. Amplifier specifications are obtained thanks to an accurate high-level model developed, which allows to avoid over-design while ensuring that the wanted performances are reached. Finally, a large oversampling ratio has been used to reduce the switched-capacitors area, lowering the modulator cost.After a theoretical study of the equivalence between discrete-time and continuous-time modulators, and of continuous-time modulators specificities, a design of the latter has been made too. It reaches a signal to noise ratio of 95dB on a 24kHz bandwidth, while consuming 142μW. To reduce the power consumption and the occupied area, a second-order loop filter is implemented using a single amplifier, and the quantizer uses a VCO-based structure that provides inherently an integrating stage. The VCO-based quantizer is made using digital cells, lowering the consumption and area, but is highly non-linear. This non-linearity has been handled by architectural choices to not influence the final modulator performances.

L'intégration optoélectronique d'un récepteur dans une transmission sur fibre optique concerne l'assemblage de trois principales fonctions : la photodétection, la récupération d'horloge et la régénération des données. Cette thèse contribue au développement d'un tel concept avec, d'une part, l'étude d'une structure de photodiode appelée UTC (Uni-Travelling Carrier) compatible avec le transistor bipolaire à double hétérojonction (TBdH), et d'autre part, la réalisation dans cette même technologie TBdH d'un oscillateur commandé en tension ou VCO (Voltage-Controlled Oscillator) pour la récupération d'horloge et des données à 40 et 43 Gbit/s. La photodiode UTC présente de très bonnes performances en bande passante et en courant de saturation par rapport à la photodiode PIN classique. La première partie de ce travail présente une étude approfondie de la structure UTC ainsi que son intégration avec la structure TBdH sur substrat InP. La compatibilité entre ces deux structures a été validée avec quelques critères à respecter. En particulier, le dopage et l'épaisseur de la base constituent les principaux compromis entre la sensibilité et la rapidité du dispositif. Le VCO de type différentiel permettra, après intégration dans une boucle à verrouillage de phase ou PLL (Phase-Locked Loop), de générer un signal stable fournissant deux phases d'horloge complémentaires aux circuits numériques, notamment au circuit de décision utilisé pour la régénération des données. L'architecture « à varactor interne » choisie offre un fort potentiel pour la réalisation des VCO de très hautes fréquences. Le circuit VCO réalisé au cours de cette thèse présente de bonnes performances en plage d'accord (10%) autour de la fréquence d'oscillation de 45 GHz. La précision de cette fréquence est liée aux modèles du transistor et de la ligne coplanaire utilisés dans la simulation, ainsi qu'à la reproductibilité technologique. Ces résultats permettent de franchir une étape importante et nécessaire à la réalisation d'un récepteur monolithique à base de TBdH InP pour les applications à très haut débit.

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First, a frequency synthesizer for IEEE 802.15.4 / ZigBee transceiver applications that employs dynamic True Single Phase Clocking (TSPC) circuits in its frequency dividers is presented and through the analysis and measurement results of this synthesizer, the need for low power circuit techniques in frequency dividers is discussed. Next, Differential Cascode Voltage-Switch-Logic (DCVSL) based delay cells are explored for implementing radio-frequency (RF) frequency dividers of low power frequency synthesizers. DCVSL ip- ops offer small input and clock capacitance which makes the power consumption of these circuits and their driving stages, very low. We perform a delay analysis of DCVSL circuits and propose a closed-form delay model that predicts the speed of DCVSL circuits with 8 percent worst case accuracy. The proposed delay model also demonstrates that DCVSL circuits suffer from a large low-to-high propagation delay ( PLH) which limits their speed and results in asymmetrical output waveforms. Our proposed enhanced DCVSL, which we call DCVSL-R, solves this delay bottleneck, reducing PLH and achieving faster operation. We implement two ring-oscillator-based voltage controlled oscillators (VCOs) in 0.13 mu m technology with DCVSL and DCVSL-R delay cells. In measurements, for the same oscillation frequency (2.4GHz) and same phase noise (-113dBc/Hz at 10MHz), DCVSL-R VCO consumes 30 percent less power than the DCVSL VCO. We also use the proposed DCVSL-R circuit to implement the 2.4GHz dual-modulus prescaler of a low power frequency synthesizer in 0.18 mu m technology. In measurements, the synthesizer exhibits -135dBc/Hz phase noise at 10MHz offset and 58 mu m settling time with 8.3mW power consumption, only 1.07mWof which is consumed by the dual modulus prescaler and the buffer that drives it. When compared to other dual modulus prescalers with similar division ratios and operating frequencies in literature, DCVSL-R dual modulus prescaler demonstrates the lowest power consumption. An all digital phase locked loop (ADPLL) that operates for a wide range of frequencies to serve as a multi-protocol compatible PLL for microprocessor and serial link applications, is presented. The proposed ADPLL is truly digital and is implemented in a standard complementary metal-oxide-semiconductor (CMOS) technology without any analog/RF or non-scalable components. It addresses the challenges that come along with continuous wide range of operation such as stability and phase frequency detection for a large frequency error range. A proposed multi-bit bidirectional smart shifter serves as the digitally controlled oscillator (DCO) control and tunes the DCO frequency by turning on/off inverter units in a large row/column matrix that constitute the ring oscillator. The smart shifter block is completely digital, consisting of standard cell logic gates, and is capable of tracking the row/column unit availability of the DCO and shifting multiple bits per single update cycle. This enables fast frequency acquisition times without necessitating dual loop fi lter or gear shifting mechanisms. The proposed ADPLL loop architecture does not employ costly, cumbersome DACs or binary to thermometer converters and minimizes loop filter and DCO control complexity. The wide range ADPLL is implemented in 90nm digital CMOS technology and has a 9-bit TDC, the output of which is processed by a 10-bit digital loop filter and a 5-bit smart shifter. In measurements, the synthesizer achieves 2.5GHz-7.3GHz operation while consuming 10mW/GHz power, with an active area of 0.23 mm2.

This dissertation focuses on high-performance LC-tank CMOS VCO design at 2 GHz. The high-Q inductors are realized using wiring metal lines in advanced packages. Those inductors are used in the resonator of the VCO to achieve low phase noise, low power consumption, and a wide frequency tuning range. In this dissertation, a fine-pitch ball-grid array (FBGA) package, a multichip module (MCM)-L package, and a wafer-level package (WLP) are incorporated to realize the high-Q inductor. The Q-factors of inductors embedded in packages are compared to those of inductors monolithically integrated on Si and GaAs substrates. All the inductors are modeled with a physical, simple, equivalent two-port model for the VCO design as well as for phase noise analysis. The losses in an LC-tank are analyzed from the phase noise perspective. For the implementation of VCOs, the effects of the interconnection between the embedded inductor and the VCO circuit are investigated. The VCO using the on-chip inductors is designed as a reference. The performance of VCOs using the embedded inductor in a FBGA and a WLP is compared with that of a VCO using the on-chip inductor. The VCO design is optimized from the high-Q perspective to enhance performance. Through this optimization, less phase noise, lower power consumption, and a wider frequency tuning range are obtained simultaneously.

Les travaux de recherche présentés dans cette thèse consistent principalement en la conception de fonctions intégrées radiofréquences BiCMOS SiGe exploitant des résonateurs à ondes acoustiques de volume FBAR. Contrairement aux techniques actuelles rencontrées dans l'industrie qui consistent à réaliser des filtres et des résonateurs discrets et à les associer par la suite avec les circuits actifs des émetteurs-récepteurs au niveau du boîtier, nos résonateurs sont directement réalisés sur le substrat silicium des circuits actifs RF par une technique appelée intégration " above-IC ". Avec cette méthode d'intégration, les parasites et la modélisation associés aux microsoudures (Wire Bonding) sont éliminés. Elle permet aussi de se passer des circuits d'interface et d'adaptation nécessaires dans le cas de filtres RF discrets. Ceci permet de réduire considérablement la consommation et le volume des systèmes. Des amplificateurs faible bruit filtrants et des oscillateurs visant le standard WLAN IEEE 802.11a ont ainsi été implantés en utilisant cette technique d'intégration "above IC". Les circuits obtenus sont très compacts, et leurs performances, notamment celles des oscillateurs, sont à l'état de l'art. Par ailleurs, des amplificateurs faible bruit et des VCO LC SiGe intégrés pour application WLAN 5GHz sont également présentés et leurs techniques d'optimisation sont données.

Le travail présenté dans ce mémoire traite de l'étude d'oscillateurs et d'Oscillateurs Contrôlés en Tension (OCT) différentiels couplés appliqués à la commande d'un réseau d’antennes linéaire. Après avoir rappelé les concepts d'antennes réseaux et d'oscillateurs, une synthèse de la théorie élaborée par R. York et donnant les équations dynamiques modélisant deux oscillateurs de Van der Pol couplés par un circuit résonnant a été présentée. Après avoir montré la limitation de cette approche concernant la prédiction de l'amplitude des oscillateurs, une nouvelle formulation des équations non linéaires décrivant les états de synchronisation a été proposée. Néanmoins, compte tenu du caractère trigonométrique et fortement non linéaire de ces équations, une nouvelle écriture facilitant la résolution numérique a été proposée. Ceci a permis l'élaboration d'un outil de Conception Assistée par Ordinateur (CAO) fournissant une cartographie de la zone de synchronisation de deux oscillateurs de Van der Pol couplés. Celle-ci permet de déterminer rapidement les fréquences d'oscillation libres nécessaires à l'obtention du déphasage souhaité. Pour ce faire, une procédure de modélisation de deux oscillateurs et OCTs différentiels couplés, par deux oscillateurs de Van der Pol couplés par une résistance a été élaborée. Les résultats fournis par l'outil de CAO proposé ont ensuite été comparés avec les résultats de simulations de deux oscillateurs et OCTs différentiels couplés obtenus avec le logiciel ADS d'Agilent. Une très bonne concordance des résultats a alors été obtenue montrant ainsi l'utilité et la précision de l'outil présenté. / The work presented in this thesis deals with the study of coupled differential oscillators and Voltage Controlled Oscillators (VCO) used to control antenna arrays. After reminding the concept of antenna arrays and oscillators, an overview of R. York's theory giving the dynamics for two Van der Pol oscillators coupled through a resonant network was presented. Then, showing the limitation of this approach regarding the prediction of the oscillators' amplitudes, a new formulation of the nonlinear equations describing the oscillators' locked states was proposed. Nevertheless, due to the trigonometric and strongly non-linear aspect of these equations, mathematical manipulations were applied in order to obtain a new system easier to solve numerically. This has allowed to the elaboration of a Computer Aided Design (CAD) tool, which provides a cartography giving the frequency locking region of two coupled differential Van der Pol oscillators. This cartography can help the designer to rapidly find the free-running frequencies of the two outermost differential oscillators or VCOs of the array required to achieve the desired phase shift. To do so, a modeling procedure of two coupled differential oscillators and VCOs as two coupled differential Van der Pol oscillators, with a resistive coupling network was performed. Then, in order to validate the results provided by our CAD tool, we compared them to the simulation results of two coupled differential oscillators and VCOs obtained with Agilent’s ADS software. Good agreements between the simulations of the circuits, the models and the theoretical results from our CAD tool were found.

Cette thèse porte sur l’analyse et la conception de générateurs de fréquence millimétrique à faible bruit de phase destinés à des applications de communication sans fil de très haut débit sur une technologie BiCMOS 0.25m. Spécifiquement, des applications backhauling sont visées sur le protocole de communication P2P (point-to-point), pour un système de radio hétérodyne (à faible fréquence intermédiaire) approprié pour les bandes entre 30–38GHz et de faible profondeur de modulation (2-3 bits /symbole). Une étude rigoureuse du comportement du bruit de phase en 1/f2 d’un oscillateur contrôlé en tension (du type paire différentielle croisée) en fonction de la fréquence d’oscillation est développée. Des facteurs essentiels pour la conception de ces oscillateurs tels que la plage de fréquence et la charge de la paire croisée sur le résonateur sont pris en compte dans l’analyse. L’étude révèle que lorsque la fréquence augmente, l’oscillateur passe à travers deux régimes d’opération différents, ici appelés région QL-limited et région QC- limited, qui résultent de la dépendance du facteur de qualité du résonateur à sa partie inductive (pour les basses fréquences d’oscillation) et sa partie capacitive (pour les hautes fréquences d’oscillation). De plus, l’impact de la plage de fréquence sur l’évolution du bruit de phase en 1/f2 a été considéré en utilisant un circuit classique à base d’un varactor et d’un condensateur du type MiM. Des équations simples et précises ont été calculées pour les paramètres du circuit afin d’obtenir une fréquence centrale souhaitée avec la variation de la capacité requise. Pour ce circuit, il a été démontré (et vérifié à travers des simulations du circuit) que le pire scénario du facteur de qualité peut être associé à la constante de temps d’un condensateur. Ce dernier a permis d’estimer aisément le facteur de qualité minimal de la partie capacitive du résonateur LC de l’oscillateur, pour une plage de fréquence donnée, en fonction de la fréquence d’oscillation. D’une manière similaire, et basée sur une analyse à petit signal, la constante de temps de la capacité de sortie de la paire croisé a été déterminée. Notamment cette constante de temps présente un comportement constant sur une large gamme de fréquences, ce qui permet d’évaluer facilement son facteur de qualité. Cette étude fournit les bases théoriques qui permettent l’évaluation du bruit de phase en 1/f2 d’une source de signal basée sur un oscillateur en mode fondamental, super-harmonique ou sous-harmonique. En effet, la supériorité des oscillateurs sous-harmoniques est démontrée et des équations simples sont proposées pour déterminer la performance maximale et les conditions dans lesquelles elles peuvent être atteintes. Enfin, un système de génération de signal est ainsi conçu et vérifié par des mesures sur un prototype. Le système est composé d’un VCO sous-harmonique suivi d’un tripleur de fréquence (ILFT) –verrouillé par injection. Le circuit est implémenté sur une technologie SiGe:C BiCMOS 0.25 m. Le tripleur implémente une configuration à émetteur commun, polarisé en courant, qui exploite la seconde harmonique du VCO afin d’améliorer l’efficacité de la génération du signal responsable de verrouiller le ILFT. A 30.8 GHz, le système atteint un bruit de phase de -112 dBc/Hz à 1MHz d’offset. La consommation totale de courant est de 38mA pour une tension d’alimentation de 2.5V. Un deuxième prototype a été réalisé pour un système de génération multibande, offrant ainsi trois sorties RF à 18 GHz, 34GHz et 68 GHz. Avec une plage de fréquence de 10% (mesurée par rapport à la fréquence centrale) pour chaque sortie RF. Le bruit de phase mesuré à 1MHz d’offset est respectivement de -113dBc/Hz, -107dBc/Hz et -100dBc/Hz.. / This thesis deals with the analysis and design of Low phase Noise Local-Oscillator(LO) sources suitable for backhauling applications on the frequencies 30-38GHz. The LO is intended to be used in a low-IF architecture for low order modulations (2-3 bits/symbol). This work was developed in collaboration with NXP Semiconductorsat CAEN, France, within the project RF2THz of the European program CATRENE.The original contributions in this work include a rigorous study of the 1/f2 phasenoise characteristics of the VCO (bipolar cross-coupled pair Voltage-Controlled-Oscillator) with the oscillating frequency. Key factors in the design of VCOs such as tuning range and the tank load given by the cross-coupled pair are considered in the analysis. The study reveals that as the frequency scales, the VCO passes through two different zones, named the QL-limited and the QC-limited region, that results from the dependence of the resonator quality factor on its inductive part (for low oscillating frequencies) and its capacitive part (for high oscillating frequencies). Moreover, the impact of the tuning range on the 1/f2 phase noise evolution was captured by using a classical circuit based on an AC-coupled varactor and a MiM capacitor. Simple and accurate equations were derived for the circuit parameters in order to achieve a desired central frequency with the required capacitance variation. For this circuit, it is demonstrated (and verified through circuit simulations) that the lowest quality factor scenario can be associated to the time-constant of a lossy capacitor. The latter allows to estimate easily the minimum quality factor of the capacitive part of the VCO LC tank, for a given tuning range, as a function of the oscillating frequency. In a similar way, and based on a small signal analysis, the time-constant of the output capacitance of the bipolar cross-coupled pair was derived. Interesting, this time constant shows a constant behavior over a wide frequency range, thereby allowing to estimate easily its quality factor. This study set the bases for an analytical framework that enables the evaluation of the 1/f2 phase noise performances of local oscillator sources working either on fundamental,super-harmonic or sub-harmonic mode. The superiority in terms of 1/f2 phase noise of local oscillators based on sub-harmonic oscillators is thus demonstrated and simple equations are derived to determine the maximum performance and the conditions on which this can be achieved. Finally, a signal generation system intended for a low-IF point-to-point fixed radio system in the Ka-Band band is thus designed and verified through prototype measurements.The system is composed by a sub-harmonic VCO followed by an injectionlocked frequency tripler (ILFT) and it is designed in a 0.25m BiCMOS SiGe:C technology. The ILFT implements a cascode current-biased common emitter configuration that exploits the second harmonic of the VCO to enhance the efficiency in the generation of the injecting signal responsible for the ILFT locking. At 30.8GHz, the system achieves a phase noise of -112dBc/Hz at 1MHz offset. The total current consumption is 38mA for a supply voltage of 2.5V. A second prototype is designed for a multiband LO generation, providing thus three RF outputs at 18GHz, 34GHz and 68GHz. With a measured tuning range of 10% for each RF output, the measured phase noise at 1MHz is -113dBc/Hz, -107dBc/Hz and -100dBc/Hz respectively.

The research conducted in this dissertation studies the issues regarding the improvement of phase noise performance in a BiCMOS Silicon Germanium (SiGe) cross-coupled differential-pair voltage controlled oscillator (VCO) in a narrowband application as a result of a tail-current shaping technique. With this technique, low-frequency noise components are reduced by increasing the signal amplitude without consuming additional power, and its effect on overall phase noise performance is evaluated. The research investigates effects of the tail-current as a main contributor to phase noise, and also other effects that may influence the phase noise performance like inductor geometry and placement, transistor sizing, and the gain of the oscillator. The hypothesis is verified through design in a standard 0.35 μm BiCMOS process supplied by Austriamicrosystems (AMS). Several VCOs are fabricated on-chip to serve for a comparison and verify that the employment of tail-current shaping does improve phase noise performance. The results are then compared with mathematical models and simulated results, to confirm the hypothesis. Simulation results provided a 3.3 dBc/Hz improvement from -105.3 dBc/Hz to -108.6 dBc/Hz at a 1 MHz offset frequency from the 5 GHz carrier when employing tail-current shaping. The relatively small increase in VCO phase noise performance translates in higher modulation accuracy when used in a transceiver, therefore this increase can be regarded as significant. Parametric analysis provided an additional 1.8 dBc/Hz performance enhancement in phase noise that can be investigated in future works. The power consumption of the simulated VCO is around 6 mW and 4.1 mW for the measured prototype. The circuitry occupies 2.1 mm2 of die area. Copyright / Dissertation (MEng)--University of Pretoria, 2010. / Electrical, Electronic and Computer Engineering / unrestricted