Nous présentons dans ce document, notre étude de la conception et la réalisation de VMOS et de diodes Schottky et JBS en carbure de silicium. Ce travail nous a permis d'optimiser et de fabriquer des diodes utilisant une barrière Schottky en Tungsten de différentes tenues en tension entre 1,2kV et 9kV. De plus, notre étude du VMOS nous a permis d'identifier la totalité des problèmes auxquels nous faisons face. Ainsi, nous avons pu améliorer ces composants tout en essayant de nouveaux designs tels que le VIEMOS et l'intégration monolithique de capteurs de temperature et de courant. / In this document, we present ou study about the conception and realization of VMOS and Schottky and JBS Diodes on Silicon Carbide. This work allowed us optimize and fabricate diodes using Tungsten as Schottky barrier on both Schottky and JBS diodes of different blocking capability between 1.2kV and 9kV. Moreover, our study of the VMOS, by considering the overall fabrication process, has permitted to identify the totality of the problems we are facing. Thusly we could ameliorate the devices and try new designs as the VIEMOS or the monolithic integration of temperature and current sensors.

La miniaturisation de la structure de transistor MOS a conduit à l'amincissement de l’oxyde de grille. Ainsi, la dégradation et le claquage sous contrainte électrique est devenu l'un des problèmes de fiabilité les plus importants des couches minces d'oxydes. L'utilisation de techniques de caractérisation permettant de mesurer les courants de fuite avec une résolution spatiale nanométrique a montré que le phénomène de claquage des oxydes est un phénomène très localisé. Le diamètre des «points chauds», des endroits où le courant de fuite est très élevé pour une tension appliquée continue, peut-être de quelques nanomètres uniquement. Ceci illustre pourquoi les méthodes de caractérisation avec une résolution spatiale à l’échelle nanométrique peuvent fournir des informations supplémentaires par rapport à la caractérisation classique macroscopique. Il y a deux instruments, dérivés de la microscopie à force atomique (AFM) qui peuvent être utilisés pour faire ce travail, soit le Tunneling Atomic Force Microscope (TUNA) ou le Conductive Atomic Force Microscope (C-AFM). Le mode TUNA qui est utilisé dans notre travail est capable de mesurer des courants très faibles variant entre 60 fA et 100 pA. Notre travail peut être divisé en deux thèmes principaux: - La caractérisation électrique des couches minces d'oxydes high-k (LaAlO3 et Gd2O3) à l'échelle nanométrique en utilisant le Dimension Veeco 3100 où nous avons montré que la différence de leurs techniques d'élaboration influe largement sur le comportement électrique de ces oxydes. - Les caractérisations électriques et physiques à l’échelle nanométrique des couches minces d’oxydes thermiques SiO2 sous différentes atmosphères, c.à.d. dans l'air et sous vide (≈ 10-6 mbar) en utilisant le microscope Veeco E-Scope. L'influence de l’atmosphère a été bien étudiée, où nous avons montré que les phénomènes de claquage des couches minces d'oxydes peuvent être fortement réduits sous vide surtout en l'absence du ménisque d'eau sur la surface de l'oxyde pendant les expériences. En utilisant les plusieurs modes de l'AFM, il a été démontré que l'existence de bosses anormales (hillocks) sur la surface de l'oxyde après l'application d'une tension électrique est une combinaison de deux phénomènes: la modification morphologique réelle de la surface de l'oxyde et la force électrostatique entre les charges piégées dans le volume de l'oxyde et la pointe de l'AFM. Selon les images du courant obtenues par AFM en mode TUNA, deux phénomènes physiques pour la création de ces hillocks ont été proposés: le premier est l'effet électro-thermique et la seconde est l'oxydation du substrat Si à l’interface Si/oxyde. / Miniaturization of the MOS transistor structure has led to the high thinning of the gate oxide. Hence, degradation and breakdown under electrical stress became one of the important reliability concerns of thin oxide films. The use of characterization techniques allowing to measure leakage currents with a nanometric spatial resolution has shown that breakdown phenomenon of oxides is a highly localized phenomenon. So called “hot spots”, places where the leakage current is very high for a given applied continuous voltage, can be several nanometers wide only. This illustrates why nanometric characterization methods with a nanometer range spatial resolution provide additional information compared to the classical macroscopic characterization. There are two instruments that can be used to do this job, either the Tunneling Atomic Force Microscope (TUNA) or the Conductive Atomic Force Microscope (C-AFM). TUNA which is used in our work is capable to measure very low currents ranging between 60 fA and 100 pA. Our work can be divided into two principle topics: - Electrical characterization of thin high-k oxides (LaAlO3 and Gd2O3) at the nano-scale using the Veeco Dimension 3100 where we have shown that the difference in their elaboration techniques largely influence the electrical behavior of these oxides. - Nano-scale electrical and physical characterization of thin SiO2 thermal oxides in different surrounding ambient, that is in air and under vacuum (≈ 10-6 mbar) using the Veeco E-scope microscope. The influence of the experiment surrounding ambient has been well studied where we have shown that the breakdown phenomena of thin oxide films can be highly reduced under vacuum especially in the absence of the water meniscus on the oxide’s surface under study. Using different AFM modes, it was demonstrated that the existence of the well-known hillock (protrusions) on the oxide’s surface after the application of an electrical stress is a combination of two phenomena: the real morphological modification of the oxide’s surface and the electrostatic force between the trapped charges in the oxide’s volume and the AFM tip. Depending on the current images obtained by TUNA AFM mode, two physical phenomena for the creation of these hillocks have been proposed: the first is the electro-thermal effect and the second is the oxidation of the Si substrate at the Si/oxide interface.

Integrated systems with billions of transistors on a single chip are a now reality. These systems include multi-core microprocessors and are built today using deca-nanometer devices organized into synchronous digital circuits. The movement of data within such systems is regulated by a set of predictable timing signals, called clocks, which must be distributed to a large number of sequential elements. Collectively, these clocks have a significant impact on the frequency of operation and, consequently, on the performance of the systems. The clocks are also responsible for a large fraction of the power consumed by these systems. The objective of this dissertation is to better understand clock distribution in order to identify opportunities and strategies for improvement by analyzing the conditions under which the optimal tradeoff between power and performance can be achieved, by modeling the constraints associated with local and global clocking, by evaluating the impact of noise, and by investigating promising new design strategies for future integrated systems.

Silicon based 3D fin structure is believed to be the potential future of current semiconductor technology. However, there are significant challenges still exist in realizing a manufacturable fin based process. In this work, we have studied the effects of hydrogen anneal on the structural and electrical characteristics of silicon fin based devices: tri-gate, finFET to name a few. H₂ anneal is shown to play a major role in structural integrity and manufacturability of 3D fin structure which is the most critical feature for these types of devices. Both the temperature and the pressure of H₂ anneal can result in significant alteration of fin height and shape as well as electrical characteristics. Optimum H₂ anneal is required in order to improve carrier mobility and device reliability as shown in this work. A new hard-mask based process was developed to retain H₂ anneal related benefit while eliminating detrimental effects such as reduction of device drive current due to fin height reduction. We have also demonstrated a novel 1T-1C pseudo Static Random Access Memory (1T-1C pseudo SRAM) memory cell using low cost conventional tri-gate process by utilizing selective H₂ anneal and other clever process techniques. TCAD-based simulation was also provided to show its competitive advantage over other types of static and dynamic memories in 45nm and beyond technologies. A high gain bipolar based on silicon fin process flow was proposed for the first time that can be used in BiCMOS technology suitable for low cost mixed signal and RF products. TCAD-based simulation results proved the concept with gain as high 100 for a NPN device using single additional mask. Overall, this work has shown that several novel process techniques and selective use of optimum H₂ anneal can lead to various high performance and low cost devices and memory cells those are much better than the devices using current conventional 3D fin based process techniques. / text

Ce manuscrit expose des travaux effectués entre 1994 et 2004 sur la fiabilité des composants à base de structures MOS et la fiabilité des oxydes ultra-minces de SiO2 (<10nm) utilisés comme isolant de grille dans ces composants. Nous avons établi un lien entre courants de fuite dans l'oxyde (SILC) et injection de porteurs chauds, principalement les trous chauds, dans les oxydes de 3.8 et 4.7nm. La dépendance en champ et en température du SILC soutient un modèle d'effet tunnel assisté par des défauts neutres barycentriques dans l'oxyde, même si une composante partielle de type Schottky est identifiable. Pour les claquages de type Soft-breakdown relevés, nous avons proposé un modèle simple, fondé sur un rétrécissement local de l'épaisseur d'oxyde. Le phénomène LVSILC, typique de la structure MOS en déplétion, est mis en évidence suite à des stress à tension constante pour des oxydes entre 2.5 et 1.2 nm. Nous proposons de l'interpréter comme un effet tunnel assisté par des niveaux proches des bandes de conduction ou de valence de la densité d'états d'interface. Les mécanismes de génération sont principalement déterminés par l'énergie des porteurs injectés (y compris dans le cas d'injections de porteurs chauds), et génèrent une loi d'accélération en VG pour le vieillissement en mode tunnel direct. On établit une loi générale, donnant la probabilité de création de défauts en fonction des paramètres qui déterminent l'énergie des porteurs injectés. <br />Nos études sur les porteurs chauds nous ont aussi amené à étudier la fiabilité de transistor MOSFET lors de contraintes dynamiques (AC), caractéristiques des séquences de polarisation en mode normal de fonctionnement. Le résultat pratique de ce travail est la mise en oeuvre d'une méthodologie s'inspirant de l'hypothèse quasi-statique pour la prévision des durées de vie AC. Cette méthodologie, éprouvée et comparée aux résultats de mesure dans un certains nombre de cas où sa validité est reconnue, est appliquée au cas plus complexe du transistor de passage NMOS. L'accord reste satisfaisant, mais nous avons également mis en évidence les limitations de cette technique lors de séquences faisant intervenir des relaxations, des périodes de dépiégegage ou des dégradations bi-directionnelles.<br />Concernant le lien entre les étapes du procédé et la fiabilité, nous avons étudié l'influence d'une étape d'implantation ionique à haute énergie, qui induit un dégât dans le volume du semi-conducteur détecté électriquement par C(V), mais aussi des courants de fuite similaires au SILC (IILC Implantation Induced Leakage Current). Nous avons mis au point une méthodologie optimisée de détection du Wafer Charging, utilisant des injections très courtes de porteurs chauds (au pic de courant électronique) dans le transistor PMOS. Cette méthode s'est révélée plus sensible et plus révélatrice que les injections pratiquées en régime Fowler-Nordheim ou la simple étude paramétrique pour détecter les défauts latents issus du charging dans les oxydes minces. Enfin, nous avons identifié par DLTS les défauts issus d'une contamination au Fer dans le Silicium (paire Fe-B et Fer interstitiel Fei) et avons observé la re-transformation spontanée du Fei en paire Fe-B en quelques heures.

Depuis l'invention du transistor MOS à effet de champ dans les années 60, l'exploitation de cette brique élémentaire a permis une évolution exponentielle du domaine de la microélectronique, avec une course effrénée vers la miniaturisation des dispositifs électroniques CMOS. Dans ce contexte, l'introduction des oxydes "high-κ" (notamment HfO2) a permis de franchir la barrière sub-nanométrique de l'EOT (Equivalent Oxide Thickness) pour l'oxyde de grille. Les travaux actuels concernent notamment la recherche de matériaux "high-κ" et de procédés qui permettraient d'avoir une interface abrupte, thermodynamiquement stable avec le silicium, pouvant conduire à des EOTs de l'ordre de 5Å. L'objectif de cette thèse, était d'explorer le potentiel de l'oxyde LaAlO3 amorphe déposé sur silicium par des techniques d'Épitaxie par Jets Moléculaires, en combinant des études sur les propriétés physico-chimiques et électriques de ce système. Le travail de thèse a d'abord consisté à définir des procédures d'élaboration sur Si de couches très minces (≈4nm), robustes et reproductibles, afin de fiabiliser les mesures électriques, puis à optimiser la qualité électrique des hétérostructures en ajustant les paramètres de dépôt à partir de corrélations entre résultats électriques et propriétés physico-chimiques (densité, stœchiométrie, environnement chimique...) et enfin à valider un procédé d'intégration du matériau dans la réalisation de MOSFET. La stabilité et la reproductibilité des mesures ont été atteintes grâce à une préparation de surface du substrat adaptée et grâce à l'introduction d'oxygène atomique pendant le dépôt de LaAlO3, permettant ainsi une homogénéisation des couches et une réduction des courants de fuite. Après optimisation des paramètres de dépôt, les meilleures structures présentent des EOTs de 8-9Å, une constante diélectrique de 16 et des courants de fuite de l'ordre de 10-2A/cm². Les caractérisations physico-chimiques fines des couches par XPS ont révélé des inhomogénéités de composition qui peuvent expliquer que le κ mesuré soit inférieur aux valeurs de LaAlO3 cristallin (20-25). Bien que les interfaces LAO/Si soient abruptes après le dépôt et que LaAlO3 soit thermodynamiquement stable vis-à-vis du silicium, le système LAO amorphe /Si s'est révélé instable pour des recuits post-dépôt effectués à des températures supérieures à 700°C. Un procédé de fabrication de MOSFETs aux dimensions relâchées a été défini pour tester les filières high-κ. Les premières étapes du procédé ont été validées pour LaAlO3.

Afin de pouvoir continuer la miniaturisation de la brique de base des circuits électroniques, le transistor MOS, l’introduction d’oxyde de grille à haute permittivité était inévitable. Un empilement de type high-k/grille métal en remplacement du couple SiO2 /Poly-Si est introduit afin de limiter le courant de fuite tout en conservant un bon contrôle électrostatique du canal de conduction. L’introduction de ces matériaux pose naturellement des questions de fiabilité des dispositifs obtenus et ce travail s’inscrit dans ce contexte. Afin de réaliser des mesures de durée de vie sans avoir à finir les dispositifs, une méthode utilisant le C-AFM sous ultravide est proposée. Le protocole expérimental repose sur une comparaison systématique des distributions des temps de claquage obtenues à l’échelle du composant et à l’échelle nanométrique. La comparaison systématique des mesures s’avère fiable si l’on considère une surface de contact entre la pointe et le diélectrique de l’ordre du nm². Des distributions de Weibull présentant une même pente et un même facteur d’accélération en tension sont rapportées montrant une origine commune pour le mécanisme de rupture aux deux échelles.Une résistance différentielle négative, précédant la rupture diélectrique, est rapportée lors de mesures courant–tension pour certaines conditions de rampe. Ce phénomène de dégradation de l’oxyde, visible grâce au C-AFM , est expliqué et modélisé dans ce manuscrit par la croissance d’un filament conducteur dans l’oxyde. Ce même modèle permet aussi de décrire la rupture diélectrique.Finalement, l’empilement de grille bicouche du noeud 28nm est étudié. Une preuve expérimentale montrant que la distribution du temps de claquage du bicouche est bien une fonction des caractéristiques de tenue en tension propres de chaque couche est présentée. / In order to continue the scaling of the MOS transistor the replacement of the gate oxide layer by a high K/Metal gate was mandatory. From a reliability point of view, the introduction of these new materials could cause a lifetime reduction. To test the lifetime of the device a new technique using the C-AFM under Ultra High Vacuum is proposed. The experimental approach is based on a systematic comparison between the time to failure distribution obtained at device scale and at nanoscale. The comparison is reliable if we assume a contact surface of several nm² under the tip. Weibull distributions with a same slope and a same voltage acceleration factor have been found exhibiting a common origin of breakdown at both scales.We have reported a negative differential resistance phenomenon during Current-Voltage measurements. This degradation phenomenon has been modelled and explained by the growth of a conductive filament in the oxide layer. This model is also able to describe the breakdown of the oxide layer.Finally the bi layer gate stack of the 28nm node was studied. The first experimental proof confirming that the lifetime distribution of the bi-layer gate stack is a function of the lifetime of each layer taken separately is presented.

Recently, high-κ materials have become the focus of research and been extensively utilized as the gate dielectric layer in aggressive scaled complementary metal-oxide-semiconductor (CMOS) technology. Hafnium dioxide (HfO2) is the most promising high-κ material because of its excellent chemical, thermal, mechanical and dielectric properties and also possesses good thermodynamic stability and better band offsets with silicon. Hence, HfO2 has already been used as gate dielectric in modern CMOS devices. For future technologies, it is very difficult to scale the silicon transistor gate length, so it is a necessary requirement of replacing the channel material from silicon to some high mobility material. Two-dimensional layered materials such as graphene and molybdenum disulfide (MoS2) are potential candidates to replace silicon. Due to its planar structure and atomically thin nature, they suit well with the conventional MOSFET technology and are very stable mechanically as well as chemically. HfO2 plays a vital role as a gate dielectric, not only in silicon CMOS technology but also in future nano-electronic devices such as graphene/MoS2 based devices, since high-κ media is expected to screen the charged impurities located in the vicinity of channel material, which results in enhancement of carrier mobility. So, for sustenance and enhancement of new technology, extensive study of the functional materials and its processing is required. In the present work, optimization of HfO2 thin films for gate dielectric applications in Nano-electronic devices using electron beam evaporation is discussed. HfO2 thin films have been optimized in two different thickness regimes, (i) about 35 nm physical thicknesses for back gate oxide graphene/MoS2 transistors and (ii) about 5 nm physical thickness to get Equivalent Oxide Thickness (EOT) less than 1 nm for top gate applications. Optical, chemical, compositional, structural and electrical characterizations of these films have been done using Ellipsometry, X-ray Photoelectron Spectroscopy (XPS), Rutherford Back Scattering (RBS), X-ray Diffraction (XRD), Capacitance-Voltage and Current-Voltage characterization techniques. The amount of O2 flow rate, during evaporation is optimized for 35 nm thick HfO2 films, to achieve the best optical, chemical and electrical properties. It has been observed that with increasing oxygen flow rate, thickness of the films increased and refractive index decreased due to increase in porosity resulting from the scattering of the evaporant. The films deposited at low O2 flow rates (1 and 3 SCCM) show better optical and compositional properties. The effects of post deposition annealing (PDA) and post metallization annealing (PMA) in forming gas ambient (FGA) on the optical and electrical properties of the films have been analyzed. The film deposited at 3 SCCM O2 flow rate shows the best properties as measured on MOS capacitors. A high density film (ρ=8.2 gram/cm3, 85% of bulk density) with high dielectric constant of κ=19 and leakage current density of J=2.0×10-6 A/cm2 at -1 MV/cm has been achieved at optimized deposition conditions. Bilayer graphene on HfO2/Si substrate has been successfully identified and also transistor has been fabricated with HfO2 (35 nm) as a back gate. High transconductance compared to other back gated devices such as SiO2/Si and Al2O3/Si and high mobility have been achieved. The performance of back gated bilayer graphene transistors on HfO2 films deposited at two O2 flow rates of 3 SCCM and 20 SCCM has been evaluated. It is found that the device on the film deposited at 3 SCCM O2 flow rate shows better properties. This suggests that an optimum oxygen pressure is necessary to get good quality films for high performance devices. MoS2 layers on the optimized HfO2/Si substrate have been successfully identified and transistor has been fabricated with HfO2 (32 nm) as a back gate. The device is switching at lower voltages compared to SiO2 back gated devices with high ION/IOFF ratio (>106). The effect of film thickness on optical, structural, compositional and electrical properties for top gate applications has been studied. Also the effect of gate electrode material and its processing on electrical properties of MOS capacitors have been studied. EOT of 1.2 nm with leakage current density of 1×10-4 A/cm2 at -1V has been achieved.

Process variability is a major challenge for the design of nano scale MOSFETs due to fundamental physical limits as well as process control limitations. As the size of the devices is scales down to improve performance, the circuit becomes more sensitive to the process variations. Thus, it is necessary to have a device model that can predict the variations of device characteristics. Statistical modeling method is a potential solution for this problem. The novelty of the work is that we connect BSIM parameters directly to the underlying process parameters. This is very useful for fabs to optimize and control the specific processes to achieve certain circuit metric. This methodology and framework is extendable to any future technologies, because we used a device independent, but process depended frame work In the first part of this thesis, presents the design of nominal MOS devices with 28 nm physical gate length. The device is optimized to meet the specification of low standby power technology specification of International Technology Roadmap for Semiconductors ITRS(2012). Design of experiments are conducted and the following parameters gate length, oxide thickness, halo concentration, anneal temperature and title angle of halo doping are identified as the critical process parameters. The device performance factors saturation current, sub threshold current, output impendence and transconductance are examined under process variabilty. In the subsequent sections of the thesis, BSIM parameter extraction of MOS devices using the software ICCAP is presented. The variability of the spice parameters due to process variation is extracted. Using the extracted data a new BSIM interpolated model for a variability aware circuit design is proposed assume a single process parameter is varying. The model validation is done and error in ICCAP extraction method for process variability is less than 10% for all process variation condition in 3σ range. In the next section, proposes LUT model and interpolated method for a variability aware circuit design for single parameter variation. The error in LUT method for process variability reports less than 3% for all process variation condition in 3σ range. The error in perdition of drain current and intrinsic gain for LUT model files are very close to the result of device simulation. The focus of the work was to established effective method to interlink process and SPICE parameters under variability. This required generating a large number of BSIM parameter ducks. Since there could be some inaccuracy in large set of BSIM parameters, we used LUT as a golden standard. We used LUT modeling as a benchmark for validation of our BSIM3 model In the final section of thesis, impact of multi parameter variation of the processes in device performance is modelled using RSM method; the model is verified using ANOVA method. Models are found to be sufficient and stable. The reported error is less than 1% in all cases. Monte Carlo simulation confirms stability and repeatability of the model. The model for random variabilty of process parameters are formulated using BSIM and compared with the LUT model. The model was tested using a benchmark circuit. The maximum error in Monte Carlo simulation is found to be less than 3% for output current and less than 8% for output impedance.

The research conducted for this thesis seeks to understand issues associated with integrating a direct spread spectrum system (DSSS) transceiver on to a single chip. Various types of sequences, such as Kasami sequences and Gold sequences, are available for use in typical spread spectrum systems. For this thesis, complex spreading sequences (CSS) are used for improved cross-correlation and autocorrelation properties that can be achieved by using such a sequence. While CSS and DSSS are well represented in the existing body of knowledge, and discrete bulky hardware solutions exist – an effort to jointly integrate CSS and DSSS on-chip was identified to be lacking. For this thesis, spread spectrum architecture was implemented focussing on sub-systems that are specific to CSS. This will be the main contribution for this thesis, but the contribution is further appended by various RF design challenges: highspeed requirements make RF circuits sensitive to the effects of parasitics, including parasitic inductance, passive component modelling, as well as signal integrity issues. The integration is first considered more ideally, using mathematical sub-systems, and then later implemented practically using complementary metal-oxide semiconductor (CMOS) technology. The integration involves mixed-signal and radio frequency (RF) design techniques – and final integration involves several specialized analogue sub-systems, such as a class F power amplifier (PA), a low-noise amplifier (LNA), and LC voltage-controlled oscillators (VCOs). The research also considers various issues related to on-chip inductors, and also considers an active inductor implementation as an option for the VCO. With such an inductor a better quality factor is achievable. While some conventional sub-system design techniques are deployed, several modifications are made to adapt a given sub-system to the design requirements for this thesis. The contribution of the research lies in the circuit level modifications done at sub-system level aimed towards eventual integration. For multiple-access communication systems, where a number of independent users are required to share a common channel, the transceiver proposed in this thesis, can contribute towards improved data rate or bit error rate. The design is completed for fabrication in a standard 0.35-μm CMOS process with minimal external components. With an active chip area of about 5 mm2, the simulated transmitter consumes about 250 mW&the receiver consumes about 200 mW. AFRIKAANS : Die navorsing wat vir hierdie tesis onderneem is, beoog om kundigheid op te bou aangaande die kwessies wat met die integrasie van ‘n direkte spreispektrumstelsel (DSSS) sender-ontvanger op ‘n enkele skyfie verband hou. Verskeie tipes sekwensies, soos byvoorbeeld Kasami- en Gold-sekwensies, is vir gebruik in tipiese spreispektrumstelsels beskikbaar. Vir hierdie tesis is komplekse spreisekwensies (KSS) gebruik vir verbeterde kruis- en outokorrelasie-eienskappe wat bereik kan word deur so ‘n sekwensie te gebruik. Alhoewel DSSS en KSS reeds welbekend is, en diskrete hardeware oplossings reeds bestaan, is die vraag na gesamentlike geïntegreerde DSSS en KSS op een vlokkie geïdentifiseer. Vir hierdie tesis is spreispektrumargitektuur aangewend met die klem op KSS substelsels. Dit is dan ook die belangrikste bydrae van hierdie tesis, maar die bydrae gaan verder gepaard met verskeie RF-ontwerpuitdagings: hoëspoed-vereistes maak RF-stroombane sensitief vir die uitwerking van parasitiese komponente, met inbegrip van parasitiese induktansie, passiewe komponentmodellering en ook seinintegriteitskwessies. Die integrasie word eerstens meer idealisties oorweeg deur wiskundige substelsels te gebruik en dan later prakties te implementeer deur komplementêre metaaloksied-halfgeleiertegnologie (CMOS) te gebruik. Die integrasie behels gemengdesein- en radiofrekwensie(RF)-ontwerptegnieke – en finale integrasie behels verskeie gespesialiseerde analoë substelsels soos ‘n klas F-kragversterker (KV), ‘n laeruis-versterker (LRV), en LC-spanningbeheerde ossileerders (SBO’s). Die navorsing oorweeg ook verskeie kwessies in verband met op-skyfie induktors en oorweeg ook ‘n aktiewe induktorimplementering as ‘n opsie vir die SBO. Met sodanige induktor is ‘n beter kwaliteitsfaktor haalbaar. Hoewel enkele konvensionele substelsel-ontwerptegnieke aangewend word, word daar verskeie wysigings aangebring om ‘n gegewe substelsel by die ontwerpvereistes vir hierdie tesis aan te pas. Die bydrae van die navorsing is hoofsaaklik die stroombaanmodifikasies wat gedoen is op substelselvlak om integrasie te vergemaklik. Vir veelvoudige-toegang kommunikasiestelsels waar ‘n aantal onafhanklike gebruikers dieselfde seinkanaal moet deel, kan die sender-ontvanger voorgestel in hierdie tesis meewerk om die datatempo en fouttempo te verbeter. Die ontwerp is voltooi vir vervaardiging in ‘n standaard 0.35-μm CMOS-proses met minimale eksterne komponente. Met ‘n aktiewe skyfie-oppervlakte van ongeveer 5 mm2, verbruik die gesimuleerde sender ongeveer 250 mW en die ontvanger verbruik ongeveer 200 mW. / Thesis (PHD)--University of Pretoria, 2011. / Electrical, Electronic and Computer Engineering / unrestricted